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ML7001-01MA

更新时间： 2024-02-18 16:13:21

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冲电气 - OKI		/
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19页	145K
描述
Single Rail CODEC

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ML7001-01MA 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
包装说明：	SSOP, SOP20,.25,40	Reach Compliance Code：	unknown
风险等级：	5.9	压伸定律：	A/MU-LAW
滤波器：	YES	JESD-30 代码：	R-PDSO-G20
JESD-609代码：	e0	线性编码：	NOT AVAILABLE
功能数量：	1	端子数量：	20
最高工作温度：	85 °C	最低工作温度：	-30 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	SSOP
封装等效代码：	SOP20,.25,40	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, SHRINK PITCH	电源：	3 V
认证状态：	Not Qualified	子类别：	Codecs
最大压摆率：	10 mA	标称供电电压：	3 V
表面贴装：	YES	技术：	CMOS
电信集成电路类型：	PCM CODEC	温度等级：	OTHER
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	1 mm	端子位置：	DUAL
Base Number Matches：	1

ML7001-01MA 数据手册

¡ Semiconductor

ML7000-01/02/03/ML7001-01/02/03

ABSOLUTE MAXIMUM RATINGS

Parameter

Power Supply Voltage

Analog Input Voltage

Digital Input Voltage

Symbol

V_DD

Condition

Rating

Unit

—

–0.3 to +7

V_AIN

–0.3 to V_DD+ 0.3

V_DIN

RECOMMENDED OPERATING CONDITIONS

Parameter

Power Supply Voltage

Operating Temperature

Analog Input Voltage

Symbol

V_DD

Condition

Min.

Typ.

5.00

3.00

+25

—

Max.

Unit

4.75

5.25

3.30

+85

—

2.70

–30

°C

—

2.4

V_AINConnect AIN– and GSX

V_PP

—

1.2

2.2

—

V_DD

High Level Input Voltage

Low Level Input Voltage

V_IH

XSYNC, RSYNC, BCLK,

0.45¥V_DD

—

V_DD

PCMIN, PDN, ALAW

V_IL

—

0.8

—

0.16¥V_DD

64, 96, 128, 192, 200, 256,

384, 512, 768, 1024, 1536,

1544, 2048

Clock Frequency

F_CBCLK

kHz

6.0

—

0.5

—

–10

8.0

—

9.0

10.0

Sync Pulse Frequency

F_SXSYNC, RSYNC (–40 to +75 °C)

D_CBCLK

Clock Duty Ratio

Digital Input Rise Time

Digital Input Fall Time

t_lr

t_lf

XSYNC, RSYNC, BCLK,

PCMIN, PDN

t_CXBCLKÆXSYNC, See Fig. 1

t_XCXSYNCÆBCLK, See Fig. 1

—

Transmit Sync Pulse Setting Time

—

XSYNC Setup Time

XSYNC Hold Time

t_XS

t_XH

—

t_CRBCLKÆRSYNC, See Fig. 1

t_RCRSYNCÆBCLK, See Fig. 1

—

Receive Sync Pulse Setting Time

—

RSYNC Setup Time

RSYNC Hold Time

PCMIN Setup Time

PCMIN Hold Time

t_RS

t_RH

t_DS

t_DH

—

R_DLPull-up resistor

—

Digital Output Load

C_DL

V_off

—

100

+10

+100

1000

Transmit gain stage, Gain = 0 dB

Transmit gain stage, Gain = +20 dB –100

XSYNC, RSYNC, BCLK

Analog Input Allowable DC Offset

Allowable Jitter Width

—

Values above the dotted line are for ML7000-xx; those below, for ML7001-xx.

9/19

1...6 7 8910 11 12...19

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