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ML6401CS-1

更新时间： 2024-02-21 11:01:15

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MICRO-LINEAR		转换器光电二极管信息通信管理
页数	文件大小	规格书
10页	165K
描述
8-Bit 20 MSPS A/D Converter

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ML6401CS-1 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	SOP, SOP24,.4
针数：	24	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.71	最大模拟输入电压：	2 V
转换器类型：	ADC, PROPRIETARY METHOD	JESD-30 代码：	R-PDSO-G24
JESD-609代码：	e0	长度：	15.4 mm
最大线性误差 (EL)：	0.4883%	模拟输入通道数量：	1
位数：	8	功能数量：	1
端子数量：	24	最高工作温度：	70 °C
最低工作温度：		输出位码：	BINARY
输出格式：	PARALLEL, 8 BITS	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP24,.4
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	5 V
认证状态：	Not Qualified	采样速率：	20 MHz
采样并保持/跟踪并保持：	TRACK	座面最大高度：	2.72 mm
子类别：	Analog to Digital Converters	标称供电电压：	5 V
表面贴装：	YES	技术：	BICMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	7.5 mm	Base Number Matches：	1

ML6401CS-1 数据手册

ML6401

ELECTRICAL CHARACTERISTICS (Continued)

PARAMETER

Switching Characteristics

Maximum CLK Input Frequency

Clock Duty Cycle

CONDITIONS

MIN

TYP

MAX

UNITS

MHz

CLK = 13.5MHz

CLK ≤ 20MHz

t_PWH

t_PWL

Analog To Digital Converter Inputs — CLK

Low Level Input Voltage

High Level Input Voltage

Low Level Input Current

High Level Input Current

Input Capacitance

V_IL

0.8

VDD_D

V_IH

2.4

–5

V_IL= 0.1V

V_IH= VDD_D– 0.1V

µA

4.0

Timing — Digital Outputs (C_L= 15pF, I_OL= 2mA, R_L= 2kΩ, f_CLK= 20MHz)

Sampling Delay

t_DS

Output Hold Time

t_HO

t_DO

Output Delay Time

Three-State Delay Time — Output Enable

Three-State Delay Time — Output Disable

Analog To Digital Converter Outputs — Digital

Low Level Output Voltage

High Level Output Voltage

Output Current in Three-State Mode

Supplies

I_OL= 2mA

0.6

VCC_O

+20

I_OH= 2mA

2.4

–20

µA

Analog, Digital & Output Supply Voltage

Analog Supply Current

4.5

5.5

Static

Digital Supply Current

f_CLK= 20MHz

f_CLK= 20MHz, C_L= 0pF

Output Supply Current

Note 1: Limits are guaranteed by 100% testing, sampling, or correlation with worst-case test conditions.

TIMING DIAGRAM

N+2

N+3

N+1

SAMPLE

(V +) – (V –)

N+4

CLK

N–3

N–2

N–1

N+1

PWL

PWH

D0 TO D7

OUT

1 2 345 6 7...10

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