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Datasheet > 逻辑 > 触发器/锁存器> MC74F1803N
MC74F1803N PDF预览

MC74F1803N

更新时间： 2024-11-21 13:01:55
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 时钟驱动器触发器
页数 文件大小 规格书
5页 82K
描述
F/FAST SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, INVERTED OUTPUT, PDIP14

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MC74F1803N 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：DIP, DIP14,.3Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.91
其他特性：WITH MATCHED PROPAGATION DELAYS系列：F/FAST
JESD-30 代码：R-PDIP-T14JESD-609代码：e0
长度：18.86 mm负载电容（CL）：50 pF
逻辑集成电路类型：D FLIP-FLOP最大频率@ Nom-Sup：70000000 Hz
最大I（ol）：0.024 A位数：4
功能数量：1端子数量：14
最高工作温度：70 °C最低工作温度：
输出极性：INVERTED封装主体材料：PLASTIC/EPOXY
封装代码：DIP封装等效代码：DIP14,.3
封装形状：RECTANGULAR封装形式：IN-LINE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
最大电源电流（ICC）：70 mA传播延迟（tpd）：7.5 ns
认证状态：Not Qualified座面最大高度：4.69 mm
子类别：FF/Latches最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：TTL
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：7.62 mm
最小 fmax：70 MHzBase Number Matches：1

MC74F1803N 数据手册

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SEMICONDUCTOR TECHNICAL DATA  
The MC74F1803 is a high–speed, low–power, quad D–type flip–flop  
featuringseparate D–type inputs and inverting outputs with closely matched  
propagation delays. With a buffered clock (CP) input that is common to all  
flip–flops, the MC74F1803 is useful in high–frequency systems as a clock  
driver, providing multiple outputs that are synchronous. Because of the  
matched propagation delays, the duty cycles of the output waveforms in a  
clock driver application are symmetrical within 2.0 nanoseconds.  
CLOCK DRIVER QUAD  
D–TYPE FLIP–FLOP WITH  
MATCHED PROPAGATION  
DELAYS  
• Edge–Triggered D–Type Inputs  
• Buffered Positive Edge–Triggered Clock  
• Matched Outputs for Synchronous Clock Driver Applications  
• Outputs Guaranteed for Simultaneous Switching  
N SUFFIX  
PLASTIC  
CASE 646–06  
14  
1
Pinout: 14–Lead Plastic (Top View)  
V
NC  
13  
O
D
D
O
2
CP  
8
D SUFFIX  
SOIC  
CASE 751A–03  
CC  
3
3
2
14  
12  
11  
10  
9
14  
1
LOGIC SYMBOL  
1
2
3
4
5
6
7
4
5
10  
11  
GND  
NC  
O
D
D
O
1
GND  
0
0
1
D0  
D1  
D2  
D3  
8
CP  
O0 O1 O2 O3  
LOGIC DIAGRAM  
D0  
D1  
D2  
D3  
3
6
9
12  
V
= PIN 14  
CC  
CP  
D
Q
CP  
D
Q
CP  
D
Q
CP  
D
Q
GND = PINS 1 AND 7  
NC = PINS 2 AND 13  
CP  
O
O
O
O
3
0
1
2
V
CC  
= Pin 14; GND = Pins 1,7; NC = Pins 2, 13  
NOTE: This diagram is provided only for the understanding of logic operations and  
should not be used to estimate propagation delays  
7/95  
REV 4  
1
Motorola, Inc. 1995  
12345

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