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MAX7320AEE PDF预览

MAX7320AEE

更新时间： 2024-01-03 08:36:58
品牌 Logo 应用领域
美信 - MAXIM 信息通信管理光电二极管外围集成电路
页数 文件大小 规格书
14页 271K
描述
Parallel I/O Port, 8-Bit, 8 I/O, BICMOS, PDSO16, QSOP-16

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MAX7320AEE 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete包装说明：SSOP, SSOP16,.25
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.91
JESD-30 代码：R-PDSO-G16JESD-609代码：e0
长度：4.9 mm位数：8
I/O 线路数量：8端口数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装等效代码：SSOP16,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：NOT SPECIFIED电源：1.8/5 V
认证状态：Not Qualified座面最大高度：1.75 mm
子类别：Parallel IO Port最大供电电压：5.5 V
最小供电电压：1.71 V标称供电电压：3.3 V
表面贴装：YES技术：BICMOS
温度等级：AUTOMOTIVE端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：3.9 mmuPs/uCs/外围集成电路类型：PARALLEL IO PORT, GENERAL PURPOSE
Base Number Matches：1

MAX7320AEE 数据手册

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I2C Port Expander with Eight Push-Pull Outputs  
PORT AND TIMING CHARACTERISTICS  
(V+ = +1.71V to +ꢀ.ꢀV, T = -40°C to +12ꢀ°C, unless otherwise noted. Typical values are at V+ = +3.3V, T = +2ꢀ°C.) (Note 1)  
A
A
PARAMETER  
SYMBOL  
CONDITIONS  
MIN  
TYP  
MAX  
UNITS  
Port Output Data Valid  
t
C
≤ 100pF  
L
4
µs  
PPV  
TIMING CHARACTERISTICS  
(V+ = +1.71V to +ꢀ.ꢀV, T = -40°C to +12ꢀ°C, unless otherwise noted. Typical values are at V+ = +3.3V, T = +2ꢀ°C.) (Note 1)  
A
A
PARAMETER  
SYMBOL  
CONDITIONS  
MIN  
TYP  
MAX  
UNITS  
Serial Clock Frequency  
f
400  
kHz  
SCL  
Bus Free Ti5e Between a STOP  
and a START Condition  
t
1.3  
0.6  
µs  
µs  
µs  
BUF  
Hold Ti5e (Repeated) START  
Condition  
t
HD, STA  
Repeated START Condition  
Setup Ti5e  
t
t
0.6  
0.6  
SU, STA  
STOP Condition Setup Ti5e  
Data Hold Ti5e  
µs  
µs  
ns  
µs  
µs  
µs  
SU, STO  
HD, DAT  
t
(Note 3)  
0.9  
3.4  
t
Data Setup Ti5e  
100  
SU, DAT  
VD, DAT  
SCL Low to Data Out Valid  
SCL Clock Low Period  
SCL Clock High Period  
t
SCL low to SDA output valid  
t
1.3  
0.7  
LOW  
t
HIGH  
Rise Ti5e of Both SDA and SCL  
Signals, Receiving  
20 +  
0.1C  
t
(Notes 2, 4)  
(Notes 2, 4)  
300  
300  
2ꢀ0  
ns  
ns  
R
b
Fall Ti5e of Both SDA and SCL  
Signals, Receiving  
20 +  
0.1C  
t
F
b
20 +  
Fall Ti5e of SDA Trans5itting  
t
(Notes 2, 4)  
(Note ꢀ)  
ns  
ns  
pF  
ns  
µs  
F,TX  
0.1C  
b
t
SP  
Pulse Width of Spike Suppressed  
ꢀ0  
Capacitive Load for Each Bus  
Line  
C
(Note 2)  
400  
b
RST Pulse Width  
t
W
ꢀ00  
1
RST Rising to START Condition  
Setup Ti5e  
t
RST  
Note 1: All para5eters tested at T = +2ꢀ°C. Specifications over te5perature are guaranteed by design.  
A
Note 2: Guaranteed by design.  
Note 3: A 5aster device 5ust provide a hold ti5e of at least 300ns for the SDA signal (referred to V of the SCL signal) to bridge  
IL  
the undefined region of SCL’s falling edge.  
Note 4: C = total capacitance of one bus line in pF. t and t 5easured between 0.3 x V+ and 0.7 x V+, I ≤ 65A.  
b
R
F
SINK  
Note 5: Input filters on the SDA and SCL inputs suppress noise spikes less than ꢀ0ns.  
_______________________________________________________________________________________  
3
1234567...14

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