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MAX17080

更新时间： 2024-01-02 13:15:42
品牌 Logo 应用领域
美信 - MAXIM 控制器
页数 文件大小 规格书
48页 983K
描述
AMD 2-/3-Output Mobile Serial VID Controller

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MAX17080 技术参数

是否无铅： 不含铅生命周期：Active
包装说明：,Reach Compliance Code：unknown
风险等级：5.69JESD-609代码：e3
湿度敏感等级：1峰值回流温度（摄氏度）：260
端子面层：TIN处于峰值回流温度下的最长时间：NOT SPECIFIED
Base Number Matches：1

MAX17080 数据手册

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AMD 2-/3-Output Mobile Serial  
VID Controller  
ELECTRICAL CHARACTERISTICS (continued)  
(Circuit of Figure 2, V = 12V, V  
= V  
= V  
= V  
= V  
= 5V, V  
= 1.8V, V  
= V  
= V  
= V  
,
PGND  
IN  
CC  
DD  
IN3  
SHDN  
PGD_IN  
DDIO  
OPTION  
GNDS_  
AGND  
V
FBDC  
_ = V  
= V  
= V  
= V  
= 1.2V, all DAC codes set to the 1.2V code, T = 0°C to +85°C, unless otherwise noted.  
CSN_ A  
FBAC_  
OUT3  
CSP_  
Typical values are at T = +25°C.)  
A
PARAMETER  
SYMBOL  
CONDITIONS  
MIN  
TYP  
MAX  
UNITS  
DH_ Gate-Driver Source/Sink  
Current  
I
_
_
DH_ forced to 2.5V, BST_ - LX_ forced to 5V  
2.2  
A
DH  
I
DL_ Gate-Driver Source Current  
DL_ Gate-Driver Sink Current  
DL_ forced to 2.5V  
DL_ forced to 2.5V  
DH_ low to DL_ high  
DL_ low to DH_ high  
2.7  
8
A
A
DL  
MAX1780  
I
_
DL (SINK)  
t
t
_
9
9
20  
20  
10  
10  
35  
35  
20  
20  
DH DL  
Dead Time  
ns  
_
DL DH  
Internal BST1, BST2 Switch R  
BST1, BST2 to V , I  
= I = 10mA  
BST2  
ꢀ
ꢀ
ON  
DD BST1  
Internal BST3 Switch R  
BST3 to V , I  
= 10mA  
ON  
DD BST3  
2
2-WIRE I C BUS LOGIC INTERFACE  
SVI Logic Input Current  
SVC, SVD, T = +25°C  
-1  
+1  
µA  
V
A
SVC, SVD, rising edge, hysteresis 0.14 x  
(V)  
0.3 x  
0.7 x  
SVI Logic Input Threshold  
V
DDIO  
V
V
DDIO  
DDIO  
SVC Clock Frequency  
f
3.4  
MHz  
ns  
SVC  
START Condition Hold Time  
t
160  
160  
160  
HD;STA  
SU;STA  
SU;STO  
Repeated START Condition  
Setup Time  
t
t
ns  
ns  
STOP Condition Setup Time  
A master device must internally provide a  
hold time of at least 300ns for the SVD  
Data Hold  
t
t
signal (referred to the V  
to bridge the undefined region of SVC’s  
falling edge  
of SVC signal)  
IHMIN  
70  
40  
ns  
HD;DAT  
Data Setup Time  
SVC Low Period  
SVC High Period  
10  
160  
60  
ns  
ns  
ns  
SU;DAT  
t
LOW  
t
Measured from 10% to 90% of V  
DDIO  
HIGH  
Input filters on SVD and SVC suppress  
noise spike less than 50ns  
SVC/SVD Rise and Fall Time  
t , t  
ns  
ns  
R
F
Pulse Width of Spike Suppression  
20  
INPUTS AND OUTPUTS  
SHDN, PGD_IN, T = +25°C  
-1  
+1  
+200  
2.0  
µA  
nA  
V
A
Logic Input Current  
Logic Input Levels  
ILIM3, OPTION, T = +25°C  
A
-200  
0.8  
SHDN, rising edge, hysteresis = 225mV  
V
0.4  
-
CC  
High  
Four-Level Input Logic Levels  
OPTION, ILIM3  
3.3V  
2V  
2.75  
1.65  
3.85  
2.35  
0.4  
V
V
Low  
0.3 x  
0.7 x  
V
DDIO  
PGD_IN Logic Input Threshold  
PGD_IN, rising edge, hysteresis = 65mV  
V
DDIO  
6
_______________________________________________________________________________________  
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型号 品牌 获取价格 描述 数据表
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