M74HC113TTR

更新时间： 2024-10-01 13:02:11

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意法半导体 - STMICROELECTRONICS		触发器
页数	文件大小	规格书
11页	250K
描述
HC/UH SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO14, TSSOP-14

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M74HC113TTR 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	TSSOP	包装说明：	TSSOP-14
针数：	14	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.73
Is Samacsys：	N	系列：	HC/UH
JESD-30 代码：	R-PDSO-G14	JESD-609代码：	e0
长度：	5 mm	负载电容（CL）：	50 pF
逻辑集成电路类型：	J-K FLIP-FLOP	最大频率@ Nom-Sup：	27000000 Hz
最大I（ol）：	0.004 A	位数：	2
功能数量：	2	端子数量：	14
最高工作温度：	125 °C	最低工作温度：	-55 °C
输出极性：	COMPLEMENTARY	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装等效代码：	TSSOP14,.25
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
电源：	2/6 V	传播延迟（tpd）：	190 ns
认证状态：	Not Qualified	座面最大高度：	1.2 mm
子类别：	FF/Latches	最大供电电压 (Vsup)：	6 V
最小供电电压 (Vsup)：	2 V	标称供电电压 (Vsup)：	4.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	MILITARY	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	触发器类型：	NEGATIVE EDGE
宽度：	4.4 mm	最小 fmax：	32 MHz
Base Number Matches：	1

M74HC113TTR 数据手册

M54HC113

M74HC113

DUAL J-K FLIP FLOP WITH PRESET

HIGH SPEED

f_MAX= 71 MHz (TYP.) at V_CC= 5 V

LOW POWER DISSIPATION

I_CC= 2 µA at T_A= 25 °C

HIGH NOISE IMMUNITY

V_NIH= V_NIL= 28 % V_CC(MIN.)

OUTPUT DRIVE CAPABILITY

10 LSTTL LOADS

SYMMETRICAL OUTPUT IMPEDANCE

|I_OH| = I_OL= 4 mA (MIN.)

BALANCED PROPAGATION DELAYS

t_PLH= t_PHL

WIDE OPERATING VOLTAGE RANGE

B1R

(Plastic Package)

F1R

(Ceramic Package)

M1R

(Micro Package)

C1R

(Chip Carrier)

V_CC(OPR) = 2 V to 6 V

PIN AND FUNCTION COMPATIBLE

WITH 54/74LS113

ORDER CODES :

M54HC113F1R

M74HC113B1R

M74HC113M1R

M74HC113C1R

DESCRIPTION

The M54/74HC113 is a high speed CMOS DUAL J-

K FLIP FLOP WITH PRESET fabricated in silicon

gate C2MOS technology. It has the same high

speed performance of LSTTL combined with true

CMOS lowpower consumption. Thiscircuit offersin-

dividual J, K, set, and clock inputs. Thesemonolithic

dual flip-flops are designed so that when the clock

goes HIGH, the inputs are enabled and data will be

accepted. The logic level of the J and K inputs may

be allowed to change when the clock pulse is HIGH

and the bistable will function as shown in the truth

table as long as minimum set-up times are ob-

served. Input data is transferred to the outputs on

the negative-going edge ofthe clock pulse. Allinputs

are equipped with protection circuits against static

discharge and transient excess voltage.

PIN CONNECTIONS (top view)

INPUT AND OUTPUT EQUIVALENT CIRCUIT

NC =

No Internal

Connection

October 1992

1/11

12 3 4 5 6 7...11

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