5秒后页面跳转
捷配首页

Datasheet > 存储 > DRAM> M5M417400CJ-7T
M5M417400CJ-7T PDF预览

M5M417400CJ-7T

更新时间： 2024-02-24 07:08:51
品牌 Logo 应用领域
三菱 - MITSUBISHI /
页数 文件大小 规格书
22页 640K
描述
Fast Page DRAM, 4MX4, 70ns, CMOS, PDSO24, 0.300 INCH, 1.27 MM PITCH, PLASTIC, SOJ-26/24

阅读下载

中文翻译

获取价格

M5M417400CJ-7T 技术参数

生命周期：Obsolete零件包装代码：SOJ
包装说明：SOJ,针数：24
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.02风险等级：5.43
访问模式：FAST PAGE最长访问时间：70 ns
其他特性：RAS ONLY/CAS BEFORE RAS/HIDDEN REFRESHJESD-30 代码：R-PDSO-J24
长度：17.14 mm内存密度：16777216 bit
内存集成电路类型：FAST PAGE DRAM内存宽度：4
功能数量：1端口数量：1
端子数量：24字数：4194304 words
字数代码：4000000工作模式：ASYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：4MX4输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SOJ
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
认证状态：Not Qualified刷新周期：2048
座面最大高度：3.55 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：J BEND
端子节距：1.27 mm端子位置：DUAL
宽度：7.62 mmBase Number Matches：1

M5M417400CJ-7T 数据手册

 浏览型号M5M417400CJ-7T的Datasheet PDF文件第2页浏览型号M5M417400CJ-7T的Datasheet PDF文件第3页浏览型号M5M417400CJ-7T的Datasheet PDF文件第4页浏览型号M5M417400CJ-7T的Datasheet PDF文件第6页浏览型号M5M417400CJ-7T的Datasheet PDF文件第7页浏览型号M5M417400CJ-7T的Datasheet PDF文件第8页 
MITSUBISHI LSIs  
M5M417400CJ,TP-5,-6,-7,-5S,-6S,-7S  
FAST PAGE MODE 16777216-BIT (4194304-WORD BY 4-BIT) DYNAMIC RAM  
TIMING REQUIREMENTS (For Read, Write, Read-Modify-Write, Refresh, and Fast-Page Mode Cycles)  
(Ta = 0 ~ 70°C, V = 5V ± 10%, V = 0V, unless otherwise noted. See notes 12, 13)  
CC  
SS  
Limits  
Symbol  
Parameter  
M5M417400C-5,-5S  
M5M417400C-6,-6S  
M5M417400C-7,-7S  
Unit  
Min  
Max  
32  
Min  
Max  
32  
Min  
Max  
32  
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
Refresh cycle time  
ms  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
REF  
RAS high pulse width  
30  
18  
10  
0
40  
20  
10  
0
50  
20  
10  
0
RP  
Delay time, RAS low to CAS low  
Delay time, CAS high to RAS low  
Delay time, RAS high to CAS low  
CAS high pulse width  
(Note 14)  
37  
45  
50  
RCD  
CRP  
RPC  
CPN  
RAD  
ASR  
ASC  
RAH  
CAH  
DZC  
DZO  
CDD  
ODD  
T
10  
13  
0
10  
15  
0
10  
15  
0
Column address delay time from RAS low  
Row address setup time before RAS low  
Column address setup time before CAS low  
Row address hold time after RAS low  
Column address hold time after CAS low  
Delay time, data to CAS low  
(Note 15)  
(Note 16)  
25  
10  
30  
10  
35  
10  
0
0
0
8
10  
15  
0
10  
15  
0
13  
0
(Note 17)  
(Note 17)  
(Note 18)  
(Note 18)  
(Note 19)  
Delay time, data to OE low  
0
0
0
Delay time, CAS high to data  
13  
13  
1
15  
15  
1
15  
15  
1
Delay time, OE high to data  
Transition time  
50  
50  
50  
Note 12: The timing requirements are assumed t = 5ns.  
T
13:  
14:  
V
and V  
are reference levels for measuring timing of input signals.  
IH(min)  
IL(max)  
t
t
is specified as a reference point only. If t  
is less than t  
, access time is t  
.
If t  
is greater than t  
, access time is controlled exclusively by  
RCD(max)  
RCD(max)  
RCD  
RCD(max)  
RAC  
RCD  
or t  
.
t
is specified as t  
= t  
+ 2t + t  
ASC(min)  
.
CAC  
AA RCD(min)  
RCD(min)  
RAH(min)  
H
15:  
16:  
t
t
is specified as a reference point only. If t  
is specified as a reference point only. If t  
≥ t  
and t  
≤ t  
, access time is controlled exclusively by t  
.
AA  
RAD(max)  
ASC(max)  
RAD  
RCD  
RAD(max)  
ASC  
ASC(max)  
≥ t  
and t  
≥ t  
, access time is controlled exclusively by t  
.
CAC  
RCD(max)  
ASC  
ASC(max)  
17: Either t  
18: Either t  
or t  
must be satisfied.  
must be satisfied.  
DZC  
CDD  
DZO  
or t  
ODD  
19:  
t
is measured between V  
and V  
.
IL(max)  
T
IH(min)  
Read and Refresh Cycles  
Limits  
M5M417400C-6,-6S  
Symbol  
Parameter  
M5M417400C-5,-5S  
M5M417400C-7,-7S  
Unit  
Min  
90  
Max  
Min  
110  
Max  
Min  
130  
Max  
t
t
t
t
t
t
t
t
t
t
t
Read cycle time  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
RC  
RAS low pulse width  
CAS low pulse width  
50  
13  
50  
13  
0
10000  
10000  
60  
15  
60  
15  
0
10000  
10000  
70  
20  
70  
20  
0
10000  
10000  
RAS  
CAS  
CSH  
RSH  
RCS  
RCH  
RRH  
RAL  
OCH  
ORH  
CAS hold time after RAS low  
RAS hold time after CAS low  
Read setup time after CAS high  
Read hold time after CAS low  
Read hold time after RAS low  
Column address to RAS hold time  
CAS hold time after OE low  
RAS hold time after OE low  
(Note 20)  
(Note 20)  
0
0
0
10  
25  
13  
13  
10  
30  
15  
15  
10  
35  
20  
20  
Note 20: Either t  
or t  
must be satisfied for a read cycle.  
RRH  
RCH  
5
12345678...22

中文翻译

下载PDF

与M5M417400CJ-7T相关器件

型号 品牌 描述 获取价格 数据表
M5M417400CTP-5 MITSUBISHI FAST PAGE MODE 16777216-BIT (4194304-WORD BY 4-BIT) DYNAMIC RAM

获取价格
M5M417400CTP-5S MITSUBISHI FAST PAGE MODE 16777216-BIT (4194304-WORD BY 4-BIT) DYNAMIC RAM

获取价格
M5M417400CTP-5ST MITSUBISHI Fast Page DRAM, 4MX4, 50ns, CMOS, PDSO24, 0.300 INCH, 1.27 MM PITCH, PLASTIC, TSOP2-26/24

获取价格
M5M417400CTP-5T MITSUBISHI Fast Page DRAM, 4MX4, 50ns, CMOS, PDSO24, 0.300 INCH, 1.27 MM PITCH, PLASTIC, TSOP2-26/24

获取价格
M5M417400CTP-6 MITSUBISHI FAST PAGE MODE 16777216-BIT (4194304-WORD BY 4-BIT) DYNAMIC RAM

获取价格
M5M417400CTP-6S MITSUBISHI FAST PAGE MODE 16777216-BIT (4194304-WORD BY 4-BIT) DYNAMIC RAM

获取价格

与M5M417400CJ-7T相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证