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M390S3253CTU-C1H

更新时间： 2024-01-10 12:00:56

品牌	Logo	应用领域
三星 - SAMSUNG		时钟动态存储器内存集成电路
页数	文件大小	规格书
12页	188K
描述
Synchronous DRAM Module, 32MX72, 6ns, CMOS, DIMM-168

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M390S3253CTU-C1H 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIMM	包装说明：	DIMM, DIMM168
针数：	168	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.92	访问模式：	SINGLE BANK PAGE BURST
最长访问时间：	6 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	100 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-XDMA-N168	内存密度：	2415919104 bit
内存集成电路类型：	SYNCHRONOUS DRAM MODULE	内存宽度：	72
湿度敏感等级：	1	功能数量：	1
端口数量：	1	端子数量：	168
字数：	33554432 words	字数代码：	32000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	32MX72
输出特性：	3-STATE	封装主体材料：	UNSPECIFIED
封装代码：	DIMM	封装等效代码：	DIMM168
封装形状：	RECTANGULAR	封装形式：	MICROELECTRONIC ASSEMBLY
峰值回流温度（摄氏度）：	225	电源：	3.3 V
认证状态：	Not Qualified	刷新周期：	8192
自我刷新：	YES	最大待机电流：	0.02 A
子类别：	DRAMs	最大压摆率：	2.21 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	NO
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	NO LEAD	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
Base Number Matches：	1

M390S3253CTU-C1H 数据手册

M390S3253CTU

PC133/PC100 Low Profile Registered DIMM

PIN CONFIGURATION DESCRIPTION

Name

System clock

Input Function

CLK

Active on the positive going edge to sample all inputs.

Disables or enables device operation by masking or enabling all inputs except

CLK, CKE and DQM

Chip select

Masks system clock to freeze operation from the next clock cycle.

CKE should be enabled at least one cycle prior to new command.

Disable input buffers for power down in standby.

CKE

Clock enable

CKE should be enabled 1CLK+tss prior to valid command.

Row/column addresses are multiplexed on the same pins.

Row address : RA0 ~ RA12, Column address : CA0 ~ CA9

A0 ~ A12

BA0 ~ BA1

RAS

Address

Selects bank to be activated during row address latch time.

Selects bank for read/write during column address latch time.

Bank select address

Row address strobe

Column address strobe

Write enable

Latches row addresses on the positive going edge of the CLK with RAS low.

Enables row access & precharge.

Latches column addresses on the positive going edge of the CLK with CAS low.

Enables column access.

CAS

Enables write operation and row precharge.

Latches data in starting from CAS, WE active.

Makes data output Hi-Z, tSHZ after the clock and masks the output.

Blocks data input when DQM active. (Byte masking)

DQM0 ~ 7

Data input/output mask

The device operates in the transparent mode when REGE is low. When REGE is high,

the device operates in the registered mode. In registered mode, the Address and con-

trol inputs are latched if CLK is held at a high or low logic level. the inputs are stored in

the latch/flip-flop on the rising edge of CLK. REGE is tied to VDD through 10K ohm

Resistor on PCB. So if REGE of module is floating, this module will be operated as reg-

istered mode.

REGE

DQ0 ~ 63

CB0 ~ 7

VDD/VSS

Data input/output

Check bit

Data inputs/outputs are multiplexed on the same pins.

Check bits for ECC.

Power supply/ground

Power and ground for the input buffers and the core logic.

Rev. 0.1 Sept. 2001

123 4 5 6 7...12

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型号	品牌	描述	获取价格	数据表
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