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M390S3253CTU-C1H

更新时间： 2024-01-17 15:16:00

品牌	Logo	应用领域
三星 - SAMSUNG		时钟动态存储器内存集成电路
页数	文件大小	规格书
12页	188K
描述
Synchronous DRAM Module, 32MX72, 6ns, CMOS, DIMM-168

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M390S3253CTU-C1H 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIMM	包装说明：	DIMM, DIMM168
针数：	168	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.92	访问模式：	SINGLE BANK PAGE BURST
最长访问时间：	6 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	100 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-XDMA-N168	内存密度：	2415919104 bit
内存集成电路类型：	SYNCHRONOUS DRAM MODULE	内存宽度：	72
湿度敏感等级：	1	功能数量：	1
端口数量：	1	端子数量：	168
字数：	33554432 words	字数代码：	32000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	32MX72
输出特性：	3-STATE	封装主体材料：	UNSPECIFIED
封装代码：	DIMM	封装等效代码：	DIMM168
封装形状：	RECTANGULAR	封装形式：	MICROELECTRONIC ASSEMBLY
峰值回流温度（摄氏度）：	225	电源：	3.3 V
认证状态：	Not Qualified	刷新周期：	8192
自我刷新：	YES	最大待机电流：	0.02 A
子类别：	DRAMs	最大压摆率：	2.21 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	NO
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	NO LEAD	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
Base Number Matches：	1

M390S3253CTU-C1H 数据手册

M390S3253CTU

PC133/PC100 Low Profile Registered DIMM

AC OPERATING TEST CONDITIONS (VDD = 3.3V ± 0.3V, TA = 0 to 70°C)

Parameter

AC input levels (Vih/Vil)

Value

2.4/0.4

1.4

Unit

Input timing measurement reference level

Input rise and fall time

tr/tf = 1/1

1.4

Output timing measurement reference level

Output load condition

See Fig. 2

3.3V

Vtt = 1.4V

1200W

50W

VOH (DC) = 2.4V, IOH = -2mA

VOL (DC) = 0.4V, IOL = 2mA

Output

Z0 = 50W

50pF

870W

(Fig. 1) DC output load circuit

(Fig. 2) AC output load circuit

OPERATING AC PARAMETER

(AC operating conditions unless otherwise noted)

Version

Parameter

Symbol

Unit

Note

- 7C

- 7A

- 1H

-1L

Row active to row active delay

RAS to CAS delay

tRRD(min)

tRCD(min)

tRP(min)

Row precharge time

tRAS(min)

tRAS(max)

tRC(min)

Row active time

100

Row cycle time

2,5

Last data in to row precharge

Last data in to Active delay

Last data in to new col. address delay

Last data in to burst stop

tRDL(min)

tDAL(min)

tCDL(min)

tBDL(min)

tCCD(min)

CLK

2 CLK + tRP

CLK

Col. address to col. address delay

CAS latency=3

CAS latency=2

Number of valid output data

Notes :

1. The minimum number of clock cycles is determined by dividing the minimum time required with clock cycle time

and then rounding off to the next higher integer.

2. Minimum delay is required to complete write.

3. All parts allow every cycle column address change.

4. In case of row precharge interrupt, auto precharge and read burst stop.

5. In 100MHz and below 100MHz operating conditions, tRDL=1CLK and tDAL=1CLK + 20ns is also supported.

SAMSUNG recommends tRDL=2CLK and tDAL=2CLK + tRP.

Rev. 0.1 Sept. 2001

1...4 5 678 9 10...12

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型号	品牌	描述	获取价格	数据表
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