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M368L3223HUS-CCC0 PDF预览

M368L3223HUS-CCC0

更新时间： 2024-02-27 02:52:27
品牌 Logo 应用领域
三星 - SAMSUNG 时钟动态存储器双倍数据速率光电二极管内存集成电路
页数 文件大小 规格书
22页 466K
描述
DDR DRAM Module, 32MX64, 0.65ns, CMOS, PDMA184

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M368L3223HUS-CCC0 技术参数

是否Rohs认证： 符合生命周期：Obsolete
包装说明：DIMM, DIMM184Reach Compliance Code：unknown
风险等级：5.84最长访问时间：0.65 ns
最大时钟频率 (fCLK)：200 MHzI/O 类型：COMMON
JESD-30 代码：R-PDMA-N184内存密度：2147483648 bit
内存集成电路类型：DDR DRAM MODULE内存宽度：64
端子数量：184字数：33554432 words
字数代码：32000000最高工作温度：70 °C
最低工作温度：组织：32MX64
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：DIMM封装等效代码：DIMM184
封装形状：RECTANGULAR封装形式：MICROELECTRONIC ASSEMBLY
电源：2.6 V认证状态：Not Qualified
刷新周期：8192子类别：DRAMs
最大压摆率：2.4 mA标称供电电压 (Vsup)：2.6 V
表面贴装：NO技术：CMOS
温度等级：COMMERCIAL端子形式：NO LEAD
端子节距：1.27 mm端子位置：DUAL
Base Number Matches：1

M368L3223HUS-CCC0 数据手册

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256MB, 512MB Unbuffered DIMM  
DDR SDRAM  
4.0 Pin Configuration (Front side/back side)  
Pin  
1
Front  
VREF  
DQ0  
VSS  
Pin  
32  
33  
34  
35  
36  
37  
38  
39  
40  
41  
42  
43  
44  
45  
46  
47  
48  
49  
50  
51  
52  
Front  
A5  
Pin  
62  
63  
64  
65  
66  
67  
68  
69  
70  
71  
72  
73  
74  
75  
76  
77  
78  
79  
80  
81  
82  
83  
84  
85  
86  
87  
88  
89  
90  
91  
92  
Front  
VDDQ  
WE  
Pin  
93  
Back  
VSS  
Pin  
124  
125  
126  
127  
128  
129  
130  
131  
132  
133  
134  
135  
136  
137  
138  
139  
140  
141  
142  
143  
144  
Back  
VSS  
A6  
DQ28  
DQ29  
VDDQ  
DM3  
A3  
DQ30  
VSS  
DQ31  
CB4  
Pin  
154  
155  
156  
157  
158  
159  
160  
161  
162  
163  
164  
165  
166  
167  
168  
169  
170  
171  
172  
173  
174  
175  
176  
177  
178  
179  
180  
181  
182  
183  
184  
Back  
RAS  
DQ45  
VDDQ  
CS0  
CS1  
DM5  
2
3
4
5
6
7
8
9
DQ24  
VSS  
DQ25  
DQS3  
A4  
VDD  
DQ26  
DQ27  
A2  
VSS  
A1  
CB0  
CB1  
VDD  
DQS8  
A0  
94  
95  
96  
97  
98  
99  
DQ4  
DQ5  
VDDQ  
DM0  
DQ6  
DQ7  
VSS  
NC  
NC  
NC  
VDDQ  
DQ12  
DQ13  
DM1  
VDD  
DQ14  
DQ15  
CKE1  
VDDQ  
*BA2  
DQ20  
A12  
VSS  
DQ21  
A11  
DM2  
VDD  
DQ22  
A8  
DQ41  
CAS  
VSS  
DQ1  
DQS0  
DQ2  
VDD  
DQ3  
NC  
NC  
VSS  
DQ8  
DQ9  
DQS1  
VDDQ  
CK1  
DQS5  
DQ42  
DQ43  
VDD  
*CS2  
DQ48  
DQ49  
VSS  
*CK2  
*CK2  
VDDQ  
DQS6  
DQ50  
DQ51  
VSS  
VDDID  
DQ56  
DQ57  
VDD  
VSS  
100  
101  
102  
103  
104  
105  
106  
107  
108  
109  
110  
111  
112  
113  
114  
115  
116  
117  
118  
119  
120  
121  
122  
123  
DQ46  
DQ47  
*CS3  
VDDQ  
DQ52  
DQ53  
*A13  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
29  
30  
31  
CB5  
VDDQ  
CK0  
CK0  
VDD  
DM6  
VSS  
DM8  
A10  
CB6  
VDDQ  
CB7  
CK1  
VSS  
DQ54  
DQ55  
VDDQ  
NC  
DQ60  
DQ61  
VSS  
CB2  
VSS  
CB3  
BA1  
DQ10  
DQ11  
CKE0  
VDDQ  
DQ16  
DQ17  
DQS2  
VSS  
KEY  
KEY  
53  
54  
55  
56  
57  
58  
59  
60  
61  
DQ32  
VDDQ  
DQ33  
DQS4  
DQ34  
VSS  
BA0  
DQ35  
DQ40  
145  
146  
147  
148  
149  
150  
151  
152  
153  
VSS  
DQ36  
DQ37  
VDD  
DM7  
DQS7  
DQ58  
DQ59  
VSS  
NC  
SDA  
DQ62  
DQ63  
VDDQ  
SA0  
SA1  
SA2  
A9  
DQ18  
A7  
VDDQ  
DQ19  
DM4  
DQ38  
DQ39  
VSS  
SCL  
DQ23  
DQ44  
VDDSPD  
Note :  
1. * : These pins are not used in this module.  
2. Pins 44, 45, 47, 49, 51, 134, 135, 140, 142, 144 are used on x72 module ( M381~ ), and are not used on x64 module.  
3. Pins 111, 158 are NC for 1row modules & used for 2row modules.  
4. Pins 137, 138 are NC for x16 1Row module.  
5.0 Pin Description  
Pin Name  
Function  
Pin Name  
Function  
A0 ~ A12  
Address input (Multiplexed)  
DM0 ~7,8(for ECC) Data - in mask  
Power supply  
BA0 ~ BA1A  
Bank Select Address  
VDD  
(2.5V for DDR333, 2.6V for DDR400)  
Power Supply for DQS  
(2.5V for DDR333, 2.6V for DDR400)  
DQ0 ~ DQ63  
Data input/output  
VDDQ  
DQS0 ~ DQS8  
CK0,CK0 ~ CK2, CK2  
CKE0, CKE1(for double banks) Clock enable input  
CS0, CS1(for double banks)  
Data Strobe input/output  
Clock input  
VSS  
VREF  
VDDSPD  
SDA  
Ground  
Power supply for reference  
Serial EEPROM Power/Supply ( 2.3V to 3.6V )  
Serial data I/O  
Chip select input  
RAS  
CAS  
WE  
Row address strobe  
Column address strobe  
Write enable  
SCL  
Serial clock  
SA0 ~ 2  
VDDID  
NC  
Address in EEPROM  
VDD, VDDQ level detection  
No connection  
CB0 ~ CB7(for x72 module)  
Check bit(Data-in/data-out)  
Note : VDDID defines relationship of VDD and VDDQ, and the default status of it is open (VDD=VDDQ)  
Rev. 1.0 November 2005  
12345678...22

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型号 品牌 获取价格 描述 数据表
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