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M2081-12-669.1281LF

更新时间： 2024-11-14 18:02:47

品牌	Logo	应用领域
艾迪悌 - IDT		ATM 异步传输模式电信电信集成电路
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14页	501K
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Support Circuit, 1-Func, CQCC36, 9 X 9 MM, CERAMIC, LCC-36

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M2081-12-669.1281LF 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Transferred	零件包装代码：	LCC
包装说明：	QCCN,	针数：	36
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.24	JESD-30 代码：	S-CQCC-N36
JESD-609代码：	e3	长度：	8.99 mm
功能数量：	1	端子数量：	36
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	CERAMIC, METAL-SEALED COFIRED	封装代码：	QCCN
封装形状：	SQUARE	封装形式：	CHIP CARRIER
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	3.1 mm	标称供电电压：	3.3 V
表面贴装：	YES	电信集成电路类型：	ATM/SONET/SDH SUPPORT CIRCUIT
温度等级：	COMMERCIAL	端子面层：	MATTE TIN
端子形式：	NO LEAD	端子节距：	0.635 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	8.99 mm	Base Number Matches：	1

M2081-12-669.1281LF 数据手册

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P r e l i m i n a r y I n f o r m a t i o n

Integrated

Circuit

Systems, Inc.

M2080/81/82

M2085/86/87

VCSO FEC PLL WITH AUTOSWITCH FOR SONET/OTN

GENERAL DESCRIPTION

PIN ASSIGNMENT (9 x 9 mm SMT)

The M2080/81/82 and M2085/86/87 are VCSO (Voltage

Controlled SAW Oscillator) based

clock PLLs designed for FEC clock

ratio translation in 10Gb optical

systems such as OC-192 or 10GbE.

They support FEC (Forward Error

Correction) clock multiplication

FIN_SEL0

FEC_SEL0

FEC_SEL1

LOL

P_SEL0

P_SEL1

nFOUT

FOUT

M2080

Series

ratios, both forward (mapping) and

inverse (de-mapping). Multiplication ratios are

pin-selected from pre-programming look-up tables.

NBW

VCC

GND

REF_ACK

AUTO

VCC

( T o p V i e w )

DNC

FEATURES

GND

◆ Integrated SAW delay line; Output of 15 to 700 MHz ^*

◆ Low phase jitter < 0.5 ps rms typical

(12kHz to 20MHz or 50kHz to 80MHz)

◆ LVPECL clock output (CML and LVDS options available)

◆ Pin-selectable PLL divider ratios support FEC ratios

Figure 1: Pin Assignment

• M2080/85: OTU1 (255/238) and OTU2 (255/237) Mapping

• M2081/86: OTU1 (238/255) or OTU2 (237/255) De-mapping

• M2082/87: OTU1 (238/255) and OTU2 (237/255) De-mapping

Example I/O Clock Frequency Combinations

Using M2081-11-622.0800 FEC De-Map Ratios

◆ Reference clock inputs support differential LVDS,

LVPECL, as well as single-ended LVCMOS, LVTTL

FEC De-Map

Base Input Rate ¹

(MHz)

Output Clock

(either output)

MHz

PLL Ratio

◆ Loss of Lock (LOL) output pin; Narrow Bandwidth

control input (NBW pin)

Mfec / Rfec

◆ AutoSwitch (AUTO pin) - automatic (non-revertive)

1/1

622.0800

666.5143

669.3266

622.08

155.52

reference clock reselection upon clock failure

237/255

238/255

◆ Acknowledge pin (REF_ACK pin) indicates the actively

selected reference input

Table 1: Example I/O Clock Frequency Combinations

◆ Options for Hitless Switching (HS) with or without

Phase Build-out (PBO) to enable SONET (GR-253) /SDH

(G.813) MTIE and TDEV compliance during reselection

Note 1: Input reference clock can be the base frequency shown

divided by “Mfin” (as shown in Tables 3 and 4 on pg. 3).

* Specify VCSO center frequency at time of order.

◆ Single 3.3V power supply

◆ Small 9 x 9 mm SMT (surface mount) package

SIMPLIFIED BLOCK DIAGRAM

Loop Filter

M2080 Series

NBW

PLL

Phase

MUX

Detector

DIF_REF0

nDIF_REF0

Rfec

Div

VCSO

DIF_REF1

nDIF_REF1

REF_ACK

REF_SEL

M₍f₁in_{, 4,}D₈i_,v₃i₂d_oe_rr

Mfec Div

1, 4, 8, 16)

LOL Phase

Detector

LOL

AUTO

Auto

FOUT

Ref Sel

P Divider

nFOUT

Tri-state

(1, 4, 8, 32 or TriState)

Mfec / Rfec Divider

LUT

FEC_SEL1:0

Mfin Divider

LUT

FIN_SEL1:0

P_SEL2:0

P Divider

LUT

Figure 2: Simplified Block Diagram

M2080/81/82 M2085/86/87 Datasheet Rev 0.4

Revised 30Jul2004

M2080/81/82 VCSO FEC PLL with AutoSwitch for SONET/OTN

Integrated Circuit Systems, Inc. ● Networking & Communications ● www.icst.com ● tel (508) 852-5400

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