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M2020-11-669.3266T

更新时间： 2024-12-01 19:57:11
品牌 Logo 应用领域
艾迪悌 - IDT 驱动逻辑集成电路
页数 文件大小 规格书
10页 206K
描述
CLCC-36, Reel

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M2020-11-669.3266T 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：CLCC
包装说明：,针数：36
Reach Compliance Code：compliant风险等级：5.78
JESD-609代码：e0逻辑集成电路类型：PLL BASED CLOCK DRIVER
峰值回流温度（摄氏度）：NOT SPECIFIED端子面层：Tin/Lead (Sn/Pb)
处于峰值回流温度下的最长时间：NOT SPECIFIEDBase Number Matches：1

M2020-11-669.3266T 数据手册

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P r o d u c t D a t a S h e e t  
Integrated  
Circuit  
Systems, Inc.  
M2020/21  
VCSO BASED CLOCK PLL  
G
ENERAL  
D
ESCRIPTION  
PIN  
ASSIGNMENT (9 x 9 mm SMT)  
The M2020/21 is a VCSO (Voltage Controlled SAW  
Oscillator) based clock jitter  
attenuator PLL designed for clock  
jitter attenuation and frequency  
translation. The device is ideal for  
generating the transmit reference  
clock for optical network systems  
supporting 2.5-10 GB data rates.  
FIN_SEL0  
MR_SEL0  
MR_SEL1  
LOL  
P_SEL0  
P_SEL1  
nFOUT0  
FOUT0  
GND  
28  
29  
30  
18  
17  
16  
M2020  
M2021  
31  
32  
33  
34  
35  
36  
15  
14  
13  
12  
11  
10  
NBW  
It can serve to jitter attenuate a  
VCC  
nFOUT1  
FOUT1  
VCC  
stratum reference clock or a recovered clock in loop  
timing mode. The M2020/21 module includes a  
proprietary SAW (surface acoustic wave) delay line as  
part of the VCSO. This results in a high frequency,  
high-Q, low phase noise oscillator that assures low  
intrinsic output jitter.  
(Top View)  
DNC  
DNC  
DNC  
GND  
F
EATURES  
◆ Integrated SAW (surface acoustic wave) delay line;  
low phase jitter of < 0.5ps rms, typical (12kHz to 20MHz  
or 50kHz to 80MHz)  
Figure 1: Pin Assignment  
Example I/O Clock Frequency Combinations  
Using M2020-11-622.0800 or M2021-11-622.0800  
◆ Output frequencies of 15 to 700 MHz *  
◆ LVPECL clock output (CML and LVDS options available)  
PLL Ratio  
Output Clock  
(MHz)  
Input Reference  
◆ Reference clock inputs support differential LVDS,  
LVPECL, as well as single-ended LVCMOS, LVTTL  
(Pin Selectable)  
Clock (MHz)  
(M2020)  
(M2021)  
(M2020) (M2021)  
◆ Loss of Lock (LOL) output pin  
19.44 or 38.88  
77.76  
32 or 16  
◆ Narrow Bandwidth control input (NBW pin)  
8
4
1
622.08  
155.52  
622.08  
◆ Hitless Switching (HS) options with or without Phase  
Build-out (PBO) available for SONET (GR-253) /  
SDH (G.813) MTIE and TDEV compliance during  
reference clock reselection  
Table 1: Example I/O Clock Frequency Combinations  
* Specify VCSO center frequency at time of order.  
◆ Industrial temperature grade available  
◆ Single 3.3V power supply  
◆ Small 9 x 9 mm SMT (surface mount) package  
SIMPLIFIED  
B
LOCK  
D
IAGRAM  
Loop  
Filter  
M2020/21  
NBW  
LOL  
MUX  
Phase  
Detector  
DIF_REF0  
R Div  
(1, 4,  
16, 64)  
0
1
nDIF_REF0  
DIF_REF1  
nDIF_REF1  
VCSO  
M
Mfin Div  
(1, 4, 8, 32) or  
( 1, 4, 8, 16)  
Divider  
(1, 4, 16, 64)  
REF_SEL  
2
M / R Divider  
LUT  
MR_SEL1:0  
FOUT0  
nFOUT0  
P Divider  
TriState  
FOUT0: 1, 4, 8, 32 or TriState  
FOUT1: 1, 4, 8 or TriState  
2
3
Mfin Divider  
LUT  
FOUT1  
FIN_SEL1:0  
P_SEL2:0  
nFOUT1  
P Divider  
LUT  
Figure 2: Simplified Block Diagram  
M2020/21 Datasheet Rev 1.1  
Revised 20Jul2009  
M2020/21 VCSO Based Clock PLL  
Integrated Circuit Systems, Inc.  
●
Networking & Communications  
●
www.icst.com  
●
tel (508) 852-5400  
1234567...10

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型号 品牌 获取价格 描述 数据表
M2020-13-622.0800 IDT

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 		CLCC-36, Tube
M2020-2021 ICSI

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 		VCSO BASED CLOCK PLL
M2021 ICSI

获取价格

 		VCSO BASED CLOCK PLL
M-2021-1.0 CTS

获取价格

 		HCMOS/TTL Output Clock Oscillator, 1MHz Nom, DIL-14/4
M-2021-1.000M CTS

获取价格

 		Fiber Optic Device,
M-2021-1.000MG CTS

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 		Fiber Optic Device,
M2021-1.0M CTS

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 		Oscillator,
M2021-1.0MG CTS

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 		Oscillator,
M2021-13-622.0800 IDT

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