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LMK04228

更新时间: 2024-11-15 11:13:07
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德州仪器 - TI 时钟
页数 文件大小 规格书
90页 2006K
描述
具有双环 PLL 的超低噪声时钟抖动消除器

LMK04228 数据手册

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LMK04228  
ZHCSK16A OCTOBER 2017REVISED JULY 2019  
具有双环路 PLL LMK04228 超低噪声且符合 JESD204B 标准的时钟抖  
动清除器  
1 特性  
3 说明  
1
JEDEC JESD204B 支持  
超低 RMS 抖动  
LMK04228 器件是支持 JEDEC JESD204B 且在业界  
具有高性能的时钟调节器。  
156fs RMS 抖动(12kHz 20MHz)  
245fs RMS 抖动(100Hz 20MHz)  
245.76MHz 时具有 –162.5dBc/Hz 本底噪声  
PLL2 可以配置 14 个时钟输出以驱动 7 JESD204B  
转换器或其他逻辑器件(使用器件和 SYSREF 时  
钟)。SYSREF 可以通过直流和交流耦合提供。不只  
JESD204B 应用,14 个输出中的每一个输出都可以  
单独配置为用于传统时钟系统的高性能输出。  
PLL2 提供多达 14 个差动器件时钟  
多达 7 SYSREF 时钟  
最高时钟输出频率:1.25GHz  
PLL2 提供 LVPECLLVDS 可编程输出  
LMK04228 既具有出色的性能, 又具有 多种特性,如  
功率和性能均衡调节、双 VCO、保持模式和可根据输  
出调节的模拟和数字延迟,是提供灵活的高性能时钟树  
的理想器件。  
PLL1 提供缓冲的 VCXO 或晶体输出  
LVPECLLVDS2xLVCMOS 可编程输出  
双环路 PLLatinum™锁相环 (PLL) 架构  
器件信息(1)  
PLL1  
多达 3 个冗余输入时钟  
器件型号  
封装  
封装尺寸(标称值)  
LMK04228  
WQFN (64)  
9.00mm x 9.00mm  
自动和手动切换模式  
无中断切换和 LOS  
(1) 如需了解所有可用封装,请参阅数据表末尾的可订购产品附  
录。  
集成低噪声晶体振荡器电路  
输入时钟丢失时采用保持模式  
频率输出  
PLL2  
器件型号  
VCO0 频率  
2370MHz 至  
2630MHz  
VCO1 频率  
标准 [1Hz] PLL 本底噪声为 -224dBc/Hz  
LMK04228  
2920MHz 3080MHz  
相位检测器频率高达 155MHz  
OSCin 倍频器  
简化原理图  
两个集成低噪声 VCO  
Multiple —clean“  
clocks at  
different  
VCXO  
Recovered  
—dirty“ clock or  
clean clock  
50% 占空比输出分配,1 32  
(偶数和奇数)  
frequencies  
CLKin0  
Backup  
Clock  
精密数字延迟  
CLKout10  
CLKout11  
FPGA  
Reference  
LMK04228  
CLKin1  
25ps 步长模拟延迟  
多模式:双 PLL 或单 PLL  
工业温度范围:–40°C 85°C  
3.15V 3.45V 工作电压  
封装:64 引脚 WQFN (9.0 × 9.0 × 0.8mm)  
CLKout6,  
CLKout7,  
CLKout8,  
CLKout9  
CLKout4,  
CLKout5  
DAC  
CLKout0,  
CLKout1,  
CLKout2,  
CLKout3  
ADC  
Serializer/  
Deserializer  
Copyright © 2017, Texas Instruments Incorporated  
2 应用  
无线基础设施  
数据转换器时钟  
网络、SONET/SDHDSLAM  
医疗/视频/军事/航天  
测试和测量  
1
本文档旨在为方便起见,提供有关 TI 产品中文版本的信息,以确认产品的概要。 有关适用的官方英文版本的最新信息,请访问 www.ti.com,其内容始终优先。 TI 不保证翻译的准确  
性和有效性。 在实际设计之前,请务必参考最新版本的英文版本。  
English Data Sheet: SNAS689  
 
 
 

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