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LMK01801BISQE

更新时间： 2024-01-10 12:12:41

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德州仪器 - TI		时钟
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Dual Clock Divider Buffer

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LMK01801BISQE 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN, LCC48,.27SQ,20	针数：	48
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	Factory Lead Time：	6 weeks
风险等级：	1.68	其他特性：	OTHER FUCTION HAVE 12 OUTPUTS
系列：	01801	输入调节：	DIFFERENTIAL MUX
JESD-30 代码：	S-PQCC-N48	JESD-609代码：	e3
长度：	7 mm	负载电容（CL）：	10 pF
逻辑集成电路类型：	LOW SKEW CLOCK DRIVER	最大I（ol）：	0.001 A
湿度敏感等级：	3	功能数量：	2
反相输出次数：		端子数量：	48
实输出次数：	16	最高工作温度：	85 °C
最低工作温度：	-40 °C	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	HVQCCN
封装等效代码：	LCC48,.27SQ,20	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	包装方法：	TR
峰值回流温度（摄氏度）：	260	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	0.8 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.45 V
最小供电电压 (Vsup)：	3.15 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	Matte Tin (Sn)	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	7 mm
最小 fmax：	3100 MHz	Base Number Matches：	1

LMK01801BISQE 数据手册

January 16, 2012

LMK01801

Dual Clock Divider Buffer

1.0 General Description

The LMK01801 is a very low noise solution for clocking sys-

tems that require distribution and frequency division of preci-

sion clocks.

The LMK01801 features extremely low residual noise, fre-

quency division, digital and analog delay adjustments, and

fourteen (14) programmable differential outputs: LVPECL,

LVDS and LVCMOS (2 outputs per differential output).

3.0 Features

Pin control mode or MICROWIRE (SPI)

■

Input and Output Frequency Range 1 kHz to 3.1 GHz

Separate Input for Clock Output Banks A & B.

14 Differential Clock Outputs in Two Banks (A & B)

■

Output Bank A

—

8 Differential, programmable outputs (Up to 8 as

LVCMOS)

■

The LMK01801 features two independent inputs that can be

driven differentially (LVDS, LVPECL) or in single-ended mode

(LVCMOS, RF Sinewave). The first input drives output Bank

A consisting of eight (8) outputs. The second input drives out-

put Bank B consisting of six (6) outputs.

Divider Values of 1 to 8, Even and Odd.

■

Output Bank B

—

6 Differential Outputs (or up to 12 as LVCMOS)

■

Divides values of 1 to 1045 or 1 to 8, even and odd

Analog and Digital Delays

2.0 Target Applications

50% duty cycle on all outputs for all divides

Separate Synchronization of Bank A and B.

RMS Additive jitter 50 fs at 800 MHz

■

•

High performance clock distribution and division

Wireless infrastructure

Datacom and telecom clock distribution

Medical imaging

Test and measurement

Military / Aerospace

50 fs RMS Additive jitter (12 kHz to 20 MHz)

—

Industrial Temperature Range: -40 to 85 °C

■

3.15 V to 3.45 V operation

Package: 48-pin LLP (7.0 x 7.0 x 0.8 mm)

30148701

TRI-STATE® is a registered trademark of National Semiconductor Corporation.

PLLatinum™ is a trademark of National Semiconductor Corporation.

301487 SNAS573

www.ti.com

12 3 4 5 6 7...39

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