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LM4308GR

更新时间： 2024-11-19 20:02:39
品牌 Logo 应用领域
美国国家半导体 - NSC 驱动
页数 文件大小 规格书
26页 944K
描述
IC LIQUID CRYSTAL DISPLAY DRIVER, PBGA49, 4 X 4 MM, 1 MM HEIGHT, 0.50 MM PITCH, MICROARRAY-49, Display Driver

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LM4308GR 技术参数

是否Rohs认证： 符合生命周期：Transferred
包装说明：4 X 4 MM, 1 MM HEIGHT, 0.50 MM PITCH, MICROARRAY-49Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.59数据输入模式：PARALLEL
显示模式：DOT MATRIX接口集成电路类型：LIQUID CRYSTAL DISPLAY DRIVER
JESD-30 代码：S-PBGA-B49JESD-609代码：e1
长度：4 mm湿度敏感等级：1
复用显示功能：YES功能数量：1
区段数：18端子数量：49
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TFBGA
封装形状：SQUARE封装形式：GRID ARRAY, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：260认证状态：Not Qualified
座面最大高度：1.1 mm最大供电电压：2 V
最小供电电压：1.6 V标称供电电压：1.8 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Tin/Silver/Copper (Sn/Ag/Cu)端子形式：BALL
端子节距：0.5 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：4 mm
Base Number Matches：1

LM4308GR 数据手册

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September 2007  
LM4308  
Mobile Pixel Link Two (MPL-2) – 18-bit CPU Display  
Interface Master/Slave  
General Description  
The LM4308 device adapts a 18-bit CPU style display inter-  
faces to a MPL-2 SLVS differential serial link for displays. Two  
chip selects support a main and sub display up to and beyond  
640 x 480 pixels. A mode pin configures the device as a Mas-  
ter (MST) or Slave (SLV). Both WRITE and READ operations  
are supported. CPU interface widths below 18-bits are sup-  
ported by tieing unused inputs to a static level.  
Features  
18-bit i80 CPU Display Interface  
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Supports up to 640 x 480 VGA formats  
Differential SLVS Interface  
Dual displays supported  
WRITE and READ operations supported  
Robust Differential Physical Layer  
The differential line drivers and receivers conform to the  
JEDEC SLVS Standard. When noise is picked up as com-  
mon-mode, it is rejected by the receivers. This is further  
enhanced with the 50 Ohm output impedance of the drivers.  
The 100 Ohm termination is integrated into the receivers.  
400mVpp differential signal swing  
Internal 100 Ω Termination Resistor  
Low Power Consumption  
5-bit CRC for data integrity  
Level translation between host and display  
Low Power sleep state  
Data integrity is insured with a 5-bit CRC field. CRC checking  
is done for both WRITE and READ operations. An Error  
(ERR) pin reports the occurrence of an error. A Write Only  
mode is also provided.  
3.3V Tolerant Master Clock Input regardless of VDDIO  
Fast Start Up Time - 1k CLK cycles  
1.6V to 2.0V core / analog supply voltage  
1.6V to 3.0V I/O supply voltage range  
The interconnect is reduced from 23 signals to only 4 active  
signals with the LM4308 chipset easing flex interconnect de-  
sign, size constraints and cost.  
A low power sleep state entered when the PD* inputs are  
driven low.  
System Benefits  
Small Interface  
■
■
■
Low Power  
Low EMI  
Intrinsic Level Translation  
■
Typical Application Diagram  
20189601  
© 2007 National Semiconductor Corporation  
201896  
www.national.com  
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型号 品牌 获取价格 描述 数据表
LM4308GR/NOPB TI

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 		LM4308 Mobile Pixel Link Two (MPL-2) – 18-b
LM4308GR_NOPB TI

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 		LM4308 Mobile Pixel Link Two (MPL-2) – 18-b
LM4308GRX TI

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 		暂无描述
LM4308GRX/NOPB TI

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 		LM4308 Mobile Pixel Link Two (MPL-2) – 18-b
LM4308SQ NSC

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