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LM2507GR

更新时间： 2024-10-01 04:44:39
品牌 Logo 应用领域
美国国家半导体 - NSC 接口集成电路驱动
页数 文件大小 规格书
22页 978K
描述
Low Power Mobile Pixel Link (MPL) Level 0, 16-bit CPU Display interface Serializer and Deserializer

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LM2507GR 技术参数

生命周期：Obsolete包装说明：VFBGA,
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.84
数据输入模式：PARALLEL显示模式：SEGMENT
接口集成电路类型：LIQUID CRYSTAL DISPLAY DRIVERJESD-30 代码：S-PBGA-B49
长度：4 mm复用显示功能：NO
功能数量：1端子数量：49
最高工作温度：85 °C最低工作温度：-30 °C
封装主体材料：PLASTIC/EPOXY封装代码：VFBGA
封装形状：SQUARE封装形式：GRID ARRAY, VERY THIN PROFILE, FINE PITCH
认证状态：Not Qualified座面最大高度：1 mm
最大供电电压：2 V最小供电电压：1.74 V
标称供电电压：1.8 V表面贴装：YES
温度等级：COMMERCIAL EXTENDED端子形式：BALL
端子节距：0.5 mm端子位置：BOTTOM
宽度：4 mm最小 fmax：20 MHz
Base Number Matches：1

LM2507GR 数据手册

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August 2006  
LM2507  
Low Power Mobile Pixel Link (MPL) Level 0, 16-bit CPU  
Display interface Serializer and Deserializer  
General Description  
Features  
n CPU Display Interface support up to  
The LM2507 device adapts i80 CPU style display interfaces  
to the Mobile Pixel Link (MPL) Level zero serial link. When  
using smart CPU type interfaces, two chip selects support a  
main and sub display. A mode pin configures the device as a  
Master (MST) or Slave (SLV) so the same chip can be used  
on both sides of the interface.  
1
800 x 300 ⁄  
2
SVGA formats  
*
*
n Dual displays supported – CS1 & CS2  
n MPL-Level 0 Physical Layer using two data and one  
clock signal  
n Low Power Consumption  
The interconnect is reduced from 21 signals to only 3 active  
signals with the LM2507 chipset easing flex interconnect  
design, size constraints and cost.  
n Pinout mirroring enables straight through layout with  
minimal vias  
n Level translation between host and display  
The LM2507 in MST mode resides beside an application,  
graphics or baseband processor and translates a parallel  
bus from LVCMOS levels to serial Mobile Pixel Link levels for  
transmission over a flex cable (or coax) and PCB traces to  
the SLV located near the display module(s).  
n Link power down mode reduces quiescent power  
<
under 10 µA  
n 1.74V to 2.0V core / analog supply voltage range  
n 1.74V to 3.0V I/O supply voltage range  
When the Power_Down (PD*) input is asserted on the Mas-  
ter, the MDn and MC line drivers are powered down to save  
current. The Slave is controlled by a separate Power_Down  
input.  
System Benefits  
n Small Interface  
n Low Power  
n Low EMI  
n Intrinsic Level Translation  
The LM2507 implements the physical layer of the MPL Level  
0 Standard (MPL-0) and a 150 µA IB current (Class 0).  
Typical Application Diagram - CPU Mode  
20186001  
© 2006 National Semiconductor Corporation  
DS201860  
www.national.com  
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型号 品牌 获取价格 描述 数据表
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