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LF9502JC20

更新时间： 2024-11-22 22:11:59

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2K Programmable Line Buffer

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LF9502JC20 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Contact Manufacturer	零件包装代码：	LCC
包装说明：	QCCJ,	针数：	44
Reach Compliance Code：	compliant	ECCN代码：	3A001.A.3
HTS代码：	8542.39.00.01	风险等级：	5.43
边界扫描：	NO	最大时钟频率：	50 MHz
外部数据总线宽度：	10	JESD-30 代码：	S-PQCC-J44
JESD-609代码：	e0	长度：	16.5862 mm
低功率模式：	NO	湿度敏感等级：	3
端子数量：	44	最高工作温度：	70 °C
最低工作温度：		输出数据总线宽度：	10
封装主体材料：	PLASTIC/EPOXY	封装代码：	QCCJ
封装形状：	SQUARE	封装形式：	CHIP CARRIER
峰值回流温度（摄氏度）：	NOT SPECIFIED	认证状态：	Not Qualified
座面最大高度：	4.57 mm	最大压摆率：	125 mA
最大供电电压：	5.25 V	最小供电电压：	4.75 V
标称供电电压：	5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	J BEND
端子节距：	1.27 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	16.5862 mm
uPs/uCs/外围集成电路类型：	DSP PERIPHERAL, PIPELINE REGISTER

LF9502JC20 数据手册

LF9502

DEVICES INCORPORATED

2K Programmable Line Buffer

LF9502

2K Programmable Line Buffer

DEVICES INCORPORATED

FEATURES

DESCRIPTION

The LF9502 is a high-speed, 10-bit

programmable line buffer. Some

applications the LF9502 is useful for

include sample rate conversion, data

time compression/ expansion, soft-

ware controlled data alignment, and

be programmed. Providing a delay

value on the LC10-0 inputs and driving

LCEN LOW will load the delay value

into the length control register on the

next selected clock edge. Two regis-

ters, one preceeding the program-

❑ 50 MHz Maximum Operating

Frequency

❑ Programmable Buffer Length from

2 to 2049 Clock Cycles

❑ 10-bit Data Inputs and Outputs

❑ Data Delay and Data Recirculation

programmable serial data shifting. By mable delay RAM and one following,

Modes

using the MODSEL pin, two different

modes of operation can be selected:

delay mode and data recirculation

mode. The delay mode provides a

minimum of 2 to a maximum of 2049

clock cycles of delay between the

input and output of the device. The

data recirculation mode provides a

feedback path from the data output to

the data input for use as a program-

mable circular buffer.

are included in the delay path. There-

fore, the programmed delay value

should equal the desired delay minus

2. This consequently means that the

value loaded into the length control

provide an overall range of 2 to 2049).

❑ Supports Positive or Negative Edge

System Clocks

❑ Expandable Data Word Width or

Buffer Length

❑ 44-pin PLCC, J-Lead

The active edge of the clock input,

either positive or negative edge, can

be selected with the clock select

(CLKSEL) input. All timing is based

on the active clock edge selected by

CLKSEL. Data can be held tempo-

rarily by using the clock enable

(CLKEN) input.

By using the length control input

(LC10-0) and the length control enable

(LCEN) the length of the delay buffer

or amount of recirculation delay can

LF9502 BLOCK DIAGRAM

MODSEL

LCO10-0 LCEN

DI9-0

DO9-0

CLKSEL

CLKEN

CLK

TO ALL REGISTERS

Video Imaging Products

08/16/2000–LDS.9502-G

12 3 4 5 6 7

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型号	品牌	获取价格	描述	数据表
LF9502JC25	LOGIC	获取价格	2K Programmable Line Buffer
LF9502JC31	ETC	获取价格	x10 Synchronous FIFO
LF9502JC40	ETC	获取价格	x10 Synchronous FIFO
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LF9502JI20	LOGIC	获取价格	Pipeline Register, 10-Bit, CMOS, PQCC44, PLASTIC, LCC-44
LF9502JI31	LOGIC	获取价格	Pipeline Register, 10-Bit, CMOS, PQCC44, PLASTIC, LCC-44
LF9502JI40	LOGIC	获取价格	Pipeline Register, 10-Bit, CMOS, PQCC44, PLASTIC, LCC-44
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