Datasheet > LC51024MB-75F484I

LC51024MB-75F484I

更新时间： 2024-11-29 05:27:39

品牌	Logo	应用领域
莱迪思 - LATTICE		可编程逻辑器件
页数	文件大小	规格书
92页	616K
描述
3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family

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LC51024MB-75F484I 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	FPBGA-484
针数：	484	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.89	其他特性：	YES
系统内可编程：	YES	JESD-30 代码：	S-PBGA-B484
JESD-609代码：	e0	JTAG BST：	YES
长度：	23 mm	湿度敏感等级：	3
专用输入次数：		I/O 线路数量：	317
宏单元数：	1024	端子数量：	484
组织：	0 DEDICATED INPUTS, 317 I/O	输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA484,22X22,40	封装形状：	SQUARE
封装形式：	GRID ARRAY	峰值回流温度（摄氏度）：	225
电源：	2.5 V	可编程逻辑类型：	EE PLD
传播延迟：	9.5 ns	认证状态：	Not Qualified
座面最大高度：	2.6 mm	子类别：	Programmable Logic Devices
最大供电电压：	2.7 V	最小供电电压：	2.3 V
标称供电电压：	2.5 V	表面贴装：	YES
技术：	CMOS	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	30
宽度：	23 mm	Base Number Matches：	1

LC51024MB-75F484I 数据手册

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ispXPLD 5000MX Family

3.3V, 2.5V and 1.8V In-System Programmable

eXpanded Programmable Logic Device XPLD™ Family

March 2006

Data Sheet

■ Expanded In-System Programmability (ispXP™)

• Instant-on capability

Features

■ Flexible Multi-Function Block (MFB)

Architecture

• Single chip convenience

• In-System Programmable via IEEE 1532

Interface

• Inﬁnitely reconﬁgurable via IEEE 1532 or

sysCONFIG™ microprocessor interface

• Design security

• SuperWIDE™ logic (up to 136 inputs)

• Arithmetic capability

• Single- or Dual-port SRAM

• FIFO

• Ternary CAM

■ High Speed Operation

■ sysCLOCK™ PLL Timing Control

• Multiply and divide between 1 and 32

• Clock shifting capability

• 4.0ns pin-to-pin delays, 300MHz f

• Deterministic timing

MAX

■ Low Power Consumption

• External feedback capability

• Typical static power: 20 to 50mA (1.8V),

30 to 60mA (2.5/3.3V)

■ sysIO™ Interfaces

• LVCMOS 1.8, 2.5, 3.3V

– Programmable impedance

– Hot-socketing

• 1.8V core for low dynamic power

■ Easy System Integration

• 3.3V (5000MV), 2.5V (5000MB) and 1.8V

(5000MC) power supply operation

• 5V tolerant I/O for LVCMOS 3.3 and LVTTL

interfaces

– Flexible bus-maintenance (Pull-up, pull-

down, bus-keeper, or none)

– Open drain operation

• SSTL 2, 3 (I & II)

• HSTL (I, III, IV)

• PCI 3.3

• GTL+

• LVDS

• LVPECL

• IEEE 1149.1 interface for boundary scan testing

• sysIO quick conﬁguration

• Density migration

• Multiple density and package options

• PQFP and ﬁne pitch BGA packaging

• Lead-free package options

• LVTTL

Table 1. ispXPLD 5000MX Family Selection Guide

ispXPLD 5256MX ispXPLD 5512MX ispXPLD 5768MX ispXPLD 51024MX

Macrocells

256

512

768

1,024

Multi-Function Blocks

Maximum RAM Bits

Maximum CAM Bits

sysCLOCK PLLs

128K

48K

256K

384K

144K

512K

192K

96K

(Propagation Delay)

4.0ns

2.2ns

2.8ns

300MHz

75K

4.5ns

2.8ns

3.0ns

275MHz

150K

5.0ns

2.8ns

3.2ns

250MHz

225K

193/317

5.2ns

3.0ns

3.7ns

250MHz

300K

317/381

t (Register Set-up Time)

(Register Clock to Out Time)

(Maximum Operating Frequency)

MAX

System Gates

I/Os

141

149/193/253

Packages

208 PQFP

256 fpBGA

484 fpBGA

256 fpBGA

484 fpBGA

672 fpBGA

or product names are trademarks or registered trademarks of their respective holders. The speciﬁcations and information herein are subject to change without notice.

www.latticesemi.com

5kmx_12.2

12 3 4 5 6 7...92

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