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KMM379S823CT-GL

更新时间： 2024-11-21 21:10:55
品牌 Logo 应用领域
三星 - SAMSUNG 时钟动态存储器内存集成电路
页数 文件大小 规格书
11页 193K
描述
Synchronous DRAM Module, 8MX72, 6ns, CMOS, DIMM-200

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KMM379S823CT-GL 技术参数

生命周期：Obsolete零件包装代码：DIMM
包装说明：DIMM, DIMM200针数：200
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.32风险等级：5.84
访问模式：FOUR BANK PAGE BURST最长访问时间：6 ns
其他特性：AUTO/SELF REFRESH最大时钟频率 (fCLK)：100 MHz
I/O 类型：COMMONJESD-30 代码：R-XDMA-N200
内存密度：603979776 bit内存集成电路类型：SYNCHRONOUS DRAM MODULE
内存宽度：72功能数量：1
端口数量：1端子数量：200
字数：8388608 words字数代码：8000000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：8MX72
输出特性：3-STATE封装主体材料：UNSPECIFIED
封装代码：DIMM封装等效代码：DIMM200
封装形状：RECTANGULAR封装形式：MICROELECTRONIC ASSEMBLY
电源：3.3 V认证状态：Not Qualified
刷新周期：4096自我刷新：YES
最大待机电流：0.009 A子类别：DRAMs
最大压摆率：1.025 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：NO技术：CMOS
温度等级：COMMERCIAL端子形式：NO LEAD
端子节距：1.27 mm端子位置：DUAL
Base Number Matches：1

KMM379S823CT-GL 数据手册

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Only for SGI  
SDRAM MODULE  
KMM379S823CT  
KMM379S823CT, Burst Mode  
8Mx72 SDRAM DIMM with PLL & Register based on 8Mx8, 4Banks, 4K Ref. 3.3V Synch. DRAMs  
GENERAL DESCRIPTION  
FEATURE  
The Samsung KMM379S823CT is a 8M bit x 72 Synchronous  
Dynamic RAM high density memory module. The Samsung  
KMM379S823CT consists of nine CMOS 8M x 8 bit Synchro-  
nous DRAMs in TSOP-II 400mil packages, one 20 bits Drive ICs  
for input control signal and one PLL in 52-pin TQFP package  
mounted on a 200-pin glass-epoxy substrate. Two 0.1uF deco-  
pling capacitors are mounted on the printed circuit board for  
each SDRAM. The KMM379S823CT is a Dual In-line Memory  
Module and is intended for mounting into 200-pin edge connec-  
tor sockets.  
- Performance range  
Part No.  
Max Freq. (Speed)  
KMM379S823CT-GL  
100MHz (10ns @ CL=3)  
- Burst Mode Operation  
- Auto & Self Refresh Capability (4096 cycles / 64ms)  
- LVTTL compatible inputs and outputs  
- Single 3.3V±0.3V power supply  
- MRS cycle with address key programs  
Latency (Access from column address)  
Burst Length (1, 2, 4, 8 & Full page)  
Synchronous design allows precise cycle control with the use of  
system clock. I/O transactions are possible on every clock  
cycle. Range of operating frequencies, programmable latencies  
allows the same device to be useful for a variety of high band-  
width, high performance memory system applications.  
Data Scramble (Sequential & Interleave)  
- All inputs are sampled at the positive going edge of the  
system clock  
- PCB : Height(1,500mil max), double sided component  
PIN CONFIGURATIONS (Front Side / Back Side)  
Pin Front Pin  
Front  
Pin  
Front  
Pin  
Front  
Pin  
Back  
Pin  
Back  
Pin  
Back  
Pin  
Back  
1
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18  
19  
20  
VDD  
*VTT  
*VTT  
*IN  
*OUT  
ID1  
26  
27  
28  
29  
30  
31  
32  
33  
34  
35  
36  
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38  
39  
40  
41  
42  
43  
44  
45  
VDD(Q)  
DQ51  
DQ50  
VSS  
DQ49  
DQ48  
VDD(Q)  
DQ43  
DQ42  
VSS  
DQ41  
DQ40  
VDD(Q)  
A4  
A5  
VSS  
A8  
A9  
VDD  
CKE1  
CKE0  
VSS  
CAS  
*VTT  
VDD  
51  
52  
53  
54  
55  
56  
57  
58  
59  
60  
61  
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65  
66  
67  
68  
69  
70  
71  
72  
73  
74  
75  
VSS  
RAS  
VSS  
*A14  
A13  
VDD  
A0  
A1  
VSS  
DQ35  
DQ34  
VDD(Q)  
DQ33  
DQ32  
VSS  
DQ27  
DQ26  
VDD(Q)  
DQ25  
DQ24  
VSS  
76  
77  
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79  
80  
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93  
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95  
96  
97  
98  
99  
DQ16  
VSS  
101  
102  
103  
*VTT  
*VTT  
VSS  
126  
127  
128  
DQ53  
DQ52  
VDD(Q)  
DQ47  
DQ46  
VSS  
DQ45  
DQ44  
VDD(Q)  
DQ39  
DQ38  
VSS  
DQ37  
DQ36  
VDD  
A6  
A7  
151  
152  
153  
154  
155  
CLK0  
VDD  
CS1  
CS0  
VSS  
176  
177 *CLK2  
178  
179  
180 *DQMB1  
VDD(Q)  
*VRef  
*VTT  
VDD(Q)  
DQ15  
DQ14  
VSS  
DQ13  
DQ12  
VDD(Q)  
DQ7  
DQ6  
VSS  
DQ5  
DQ4  
VDDQ()  
*PDE  
PD1  
PD2  
PD3  
VSS  
VSS  
104 *REGE 129  
105  
106  
107  
108  
109  
110  
111  
112  
113  
NC  
NC  
ID3  
DQ71  
DQ70  
VSS  
DQ69  
DQ68  
VDD(Q)  
130  
131  
132  
133  
134  
135  
136  
137  
138  
156 BA1(A12) 181 *DQMB2  
157 A10(AP) 182  
ID2  
VSS  
VDDQ  
DQ11  
DQ10  
VSS  
DQ9  
DQ8  
VDDQ  
DQ3  
DQ2  
VSS  
DQ1  
DQ0  
PD5  
PD6  
PD7  
PD8  
VDD  
158  
159  
160  
161  
162  
163  
164  
165  
166  
167  
168  
VDD  
A2  
A3  
183  
184  
185  
186  
187  
188  
189  
190  
191  
192  
193  
194  
195  
196  
197  
198  
DQ67  
DQ66  
VDD(Q)  
DQ65  
DQ64  
VSS  
DQ63  
DQ62  
*VTT  
DQ61  
DQ60  
VDD(Q)  
VSS  
DQ31  
DQ30  
VDD(Q)  
DQ29  
DQ28  
VSS  
DQ23  
DQ22  
VDD(Q)  
DQ21  
DQ20  
VSS  
114 *CLK3 139  
115  
116  
117  
118  
119  
120  
121  
122  
123  
124  
125  
VSS  
*VRef  
DQ59  
DQ58  
VSS  
DQ57  
DQ56  
VDD(Q)  
DQ55  
DQ54  
VSS  
140  
141  
142  
143  
VSS  
144 BA0(A11) 169  
145  
146  
147  
148  
149  
*A15  
VDD  
DQM  
WE  
170  
171  
172  
173  
21 *DQMB7 46  
22 *DQMB6 47  
23  
24 *DQMB5 49  
25 *DQMB4 50  
DQ19  
DQ18  
VDD(Q)  
PD4  
VSS  
48  
*VTT  
*VTT  
VSS  
VSS  
174 *DQMB3 199  
*VTT  
*VTT  
DQ17 100  
150 *CLK1 175 *DQMB2 200  
Note :1. "*" ; These pins are tied together  
2. In LVTTL interface, VDDQ=VDD and VSSQ=VSS  
SAMSUNG ELECTRONICS CO., Ltd. reserves the right to change products and specifications without notice.  
REV. 0 Jan. '99  
1234567...11

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