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K4H560438D-GLA20

更新时间： 2024-01-11 08:23:49

品牌	Logo	应用领域
三星 - SAMSUNG		动态存储器双倍数据速率内存集成电路
页数	文件大小	规格书
26页	291K
描述
DDR DRAM, 64MX4, 0.75ns, CMOS, PBGA60, FBGA-60

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技术参数
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K4H560438D-GLA20 技术参数

生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	TBGA,	针数：	60
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.32.00.24	风险等级：	5.29
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	0.75 ns
其他特性：	AUTO/SELF REFRESH	JESD-30 代码：	R-PBGA-B60
长度：	14 mm	内存密度：	268435456 bit
内存集成电路类型：	DDR DRAM	内存宽度：	4
功能数量：	1	端口数量：	1
端子数量：	60	字数：	67108864 words
字数代码：	64000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	64MX4	封装主体材料：	PLASTIC/EPOXY
封装代码：	TBGA	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY, THIN PROFILE	认证状态：	Not Qualified
座面最大高度：	1.2 mm	自我刷新：	YES
最大供电电压 (Vsup)：	2.7 V	最小供电电压 (Vsup)：	2.3 V
标称供电电压 (Vsup)：	2.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	宽度：	8 mm
Base Number Matches：	1

K4H560438D-GLA20 数据手册

256Mb

DDR SDRAM

Key Features

• Double-data-rate architecture; two data transfers per clock cycle

• Bidirectional data strobe(DQS)

• Four banks operation

• Differential clock inputs(CK and CK)

• DLL aligns DQ and DQS transition with CK transition

• MRS cycle with address key programs

-. Read latency 2, 2.5 (clock)

-. Burst length (2, 4, 8)

-. Burst type (sequential & interleave)

• All inputs except data & DM are sampled at the positive going edge of the system clock(CK)

• Data I/O transactions on both edges of data strobe

• Edge aligned data output, center aligned data input

• LDM,UDM/DM for write masking only

• Auto & Self refresh

• 7.8us refresh interval(8K/64ms refresh)

• Maximum burst refresh cycle : 8

• 60 Ball FBGA package

ORDERING INFORMATION

Part No.

Org.

Max Freq.

Interface

Package

K4H560438D-GC(L)B3

K4H560438D-GC(L)A2

K4H560438D-GC(L)B0

K4H560838D-GC(L)B3

K4H560838D-GC(L)A2

K4H560838D-GC(L)B0

K4H561638D-GC(L)B3

K4H561638D-GC(L)A2

K4H561638D-GC(L)B0

B3(DDR333@CL=2.5)

A2(DDR266@CL=2)

B0(DDR266@CL=2.5)

B3(DDR333@CL=2.5)

A2(DDR266@CL=2)

B0(DDR266@CL=2.5)

B3(DDR333@CL=2.5)

A2(DDR266@CL=2)

B0(DDR266@CL=2.5)

64M x 4

SSTL2

60 ball FBGA

32M x 8

SSTL2

60 ball FBGA

16M x 16

Operating Frequencies

- B3(DDR333)

133MHz

- A2(DDR266A)

- B0(DDR266B)

100MHz

Speed @CL2

133MHz

Speed @CL2.5

166MHz

133MHz

*CL : Cas Latency

Rev. 2.2 Mar. ’03

- 1 -

12 3 4 5 6 7...26

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