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IXLD02SI

更新时间： 2024-02-25 23:41:34
品牌 Logo 应用领域
IXYS 驱动器二极管激光二极管
页数 文件大小 规格书
6页 164K
描述
Differential 2A Ultra Fast Laser Diode Driver

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IXLD02SI 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：SOIC包装说明：SOIC-28
针数：28Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8541.90
风险等级：5.84接口集成电路类型：INTERFACE CIRCUIT
JESD-30 代码：R-PDSO-G28长度：17.9 mm
功能数量：1端子数量：28
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：HSOP
封装等效代码：SOP28,.4封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, HEAT SINK/SLUG电源：5 V
认证状态：Not Qualified座面最大高度：2.65 mm
子类别：Display Drivers最大供电电压：5.5 V
最小供电电压：4.5 V标称供电电压：5 V
表面贴装：YES温度等级：INDUSTRIAL
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL宽度：7.5 mm
Base Number Matches：1

IXLD02SI 数据手册

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IXLD02SI  
Recommended Operating Conditions  
Unless otherwise noted, VDD=VDDA=5V, TC=25C  
Name  
Definition  
Min  
Typ  
Max Units  
Test Conditions  
VDD Logic supply input voltage  
VDDA Analog bias supply input voltage  
VTT Internal bias voltage input  
RVTT VTT terminal resistance  
4.5  
4.5  
2
5.5  
5.5  
3
V
V
V
VDDA/2  
50  
Measured with Zin>10meg DVM.  
30  
70 Kohms Measured with VDDin=VDDA=0V.  
IIBI Internal bias current input range  
10  
100  
300  
uA External current source between  
VDDA and IBI terminal.  
VIBI Measured IBI terminal voltage  
0.6  
-1  
1.7  
400  
V
IIBI=100uA.  
IIPW Pulse width programming current input  
range.  
VIPW Measured IPW terminal voltage  
100  
uA External current source between  
VDDA and IPW terminal.  
0.6  
0
1.7  
3
V
IIPW=100uA.  
tPW IOUT=2A peak, Output current pulse width  
1
1
ns IIBI=400uA, IIPW=300uA, IIOP=1mA.  
IIOP OUT and OUTB output current, IOUT  
,
mA External current source between  
programming current.  
VDDA and IBI terminals.  
IBI=100uA.  
VIOP Measured IOP terminal voltage  
0.6  
1.7  
V
IOUT/IIOP Output current to programming current gain  
1800  
2000  
2200  
I/I IIOP=1mA, VOUT=VOUTB=10V.  
VIH Logic input high threshold for PDN, RST, & 0.7*VDD  
FIN inputs.  
V
V
VIL Logic input high threshold for PDN, RST, &  
.3*VDD  
10  
FIN inputs.  
ILIN Logic input bias current for PDN, RST, &  
FIN inputs.  
-10  
uA For logic inputs, PDN, RST, & FIN  
held at:-0.5V<VLIN<VDD  
tPDN IXLD02 power down delay, VPDN logical low  
to high transition.  
50  
30  
ns  
IXLD02 power up delay, VPDN logical high to  
ns  
low transition.  
tRST IXLD02 reset logic delay, VRST logical low to  
high transition.  
100  
100  
50  
ns  
IXLD02 reset logic delay, VRST logical low to  
high transition.  
ns  
tFIN IXLD02 pulse frequency input, VFIN, logical  
low to high transition to IOUT pulse delay.  
fFINmax Maximum pulse frequency, FIN, logic input.  
ns IIBI=400uA, IIPW=300uA, IIOP=1mA..  
MHz IIBI=400uA, IIPW=300uA, IIOP=1mA..  
17  
IOUT Peak true pulse current output.  
1.6  
2
2.4  
Amps IIBI=400uA, IIPW=300uA, IIOP=1mA.,  
VOUT=VOUTB=10V.  
tR  
tF  
Rise time  
Fall time  
600  
600  
ps  
ps  
TONDLY On-time propagation delay  
TOFFDLY Off-time propagation delay  
PWmax Pulse width maximum  
30  
30  
ns  
ns  
us  
ps  
>1  
Tj  
Jitter  
<300  
VOUT OUT terminal voltage  
8
0
8
12  
0.4  
12  
V
IIBI=400uA, IIPW=300uA, IIOP=1mA,  
1.4A<IOUT<2.6A peak.  
IOUTB Minimum complement pulse current output.  
VOUTB OUTB terminal voltage  
0.2  
Amps IIBI=400uA, IIPW=300uA, IIOP=1mA.,  
VOUT=VOUTB=10V.  
V
IIBI=400uA, IIPW=300uA, IIOP=1mA,  
0A<IOUT<0.6A minimum.  
3
123456

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