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ISL35822LPIK

更新时间： 2024-01-20 06:02:05
品牌 Logo 应用领域
英特矽尔 - INTERSIL /
页数 文件大小 规格书
75页 1107K
描述
Octal 2.488Gbps to 3.187Gbps/ Lane Retimer

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ISL35822LPIK 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：BGA
包装说明：17 X 17 MM, 1 MM PITCH, EBGA-192针数：192
Reach Compliance Code：unknown风险等级：5.88
JESD-30 代码：S-PBGA-B192JESD-609代码：e0
长度：17 mm湿度敏感等级：3
功能数量：1端子数量：192
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：LBGA
封装形状：SQUARE封装形式：GRID ARRAY, LOW PROFILE
峰值回流温度（摄氏度）：240认证状态：COMMERCIAL
标称供电电压：1.355 V表面贴装：YES
技术：CMOS电信集成电路类型：TELECOM CIRCUIT
温度等级：COMMERCIAL端子面层：TIN LEAD
端子形式：BALL端子节距：1 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：17 mm

ISL35822LPIK 数据手册

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ISL35822  
®
Data Sheet  
June 29, 2005  
FN6165.0.0  
• 0.13mm Pure-Digital CMOS Technology  
• 1.5V Core Supply, Control I/O 2.5V Tolerant  
• Clock Compensation  
Octal 2.488Gbps to 3.187Gbps/  
Lane Retimer  
Features  
• Tx/Rx Rate Matching via IDLE Insertion/Deletion up to  
±100ppm Clock Difference  
• 8 Lanes of Clock & Data Recovery and Retiming; 4 in  
Each Direction  
• Receive Signal Detect and 16 Levels of Receiver  
Equalization for Media Compensation  
• Differential Input/Output  
• Wide Operating Data Rate Range: 2.488Gbps to  
3.1875Gbps, and 1.244Gbps to 1.59325Gbps  
• CML CX4 Transmission Output with 16 Settable Levels of  
Pre-Emphasis, Eight on XAUI Side  
• Ultra Low-Power Operation (163mW typical per lane,  
1300mW typical total consumption, LX4 mode)  
• Single-Ended or Differential Input Lower-Speed Reference  
Clock  
• Low Power Version Available for LX4 Applications  
• Ease of Testing  
• 17mm Square Low Profile 192 pin 1.0mm Pitch EBGA-B  
Package  
• Complete Suite of Ingress-Egress Loopbacks  
• Full 802.3ae Pattern Generation and Test, including  
CJPAT & CRPAT  
• Compliant to the IEEE 802.3 10GBASE-LX4(WWDM),  
10GBASE-CX4, and XAUI Specifications  
23  
• PRBS (both 2 -1 and 13458 byte) Built-In Self Tests,  
Error Flags and Count Output  
• Reset Jitter Domain  
• Meets 802.3ae and 802.3ak Jitter Requirements with  
Significant Margin  
• JTAG and AC-JTAG Boundary Scan  
• Long Run Length (512 bit) Frequency Lock Ideal for  
Proprietary Encoding Schemes  
• Received Data Aligned to Local Reference Clock for  
Retransmission  
• Extensive Configuration and Status Reporting via 802.3  
Clause 45 Compliant MDC/MDIO Serial Interface  
• Increase Driving Distance  
• LX4: Up to 40 inches of FR-4 Traces or 500 Meters of  
MMF Fiber at 3.1875Gbps  
• Automatic Load of ISL35822 Control and all XENPAK  
Registers from EEPROM or DOM Circuit  
• CX4: Over 15 meters of Compatible Cable  
• Deskewing and Lane-to-Lane Alignment  
Figure 1. FUNCTIONAL BLOCK DIAGRAM  
Egress 3  
Egress 2  
Egress 1  
Egress 0  
Ingress 3  
Ingress 2  
Ingress 1  
Ingress 0  
Receive  
TX0N  
TX0P  
RX0N  
RX0P  
Parallel  
Data  
Deserializer  
and Comma  
Detector  
Clock &  
Data  
8B/10B  
Encoder  
& Mux  
8B/10B  
Receive  
FIFO  
Decoder  
Recovery  
MDIO MDC  
SCL  
SDA  
RFCP  
RFCN  
MDIO/MDC  
Clock Multiplier  
2
I C Interface  
Register File  
3.125G  
CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.  
1-888-INTERSIL or 1-888-468-3774 | Intersil (and design) is a registered trademark of Intersil Americas Inc.  
Copyright Intersil Americas Inc. 2005. All Rights Reserved  
1
All other trademarks mentioned are the property of their respective owners.  
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