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IDT72V245L10TF

更新时间： 2024-02-12 13:37:24

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艾迪悌 - IDT		先进先出芯片
页数	文件大小	规格书
25页	216K
描述
3.3 VOLT CMOS SyncFIFO 256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18, and 4,096 x 18

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IDT72V245L10TF 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFP
包装说明：	QFP, QFP64,.47SQ,20	针数：	64
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.71	风险等级：	5.23
最长访问时间：	6.5 ns	其他特性：	EASILY EXPANDABLE IN DEPTH AND WIDTH
最大时钟频率 (fCLK)：	100 MHz	周期时间：	10 ns
JESD-30 代码：	S-PQFP-G64	JESD-609代码：	e3
长度：	10 mm	内存密度：	73728 bit
内存集成电路类型：	OTHER FIFO	内存宽度：	18
湿度敏感等级：	3	功能数量：	1
端子数量：	64	字数：	4096 words
字数代码：	4000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	4KX18	可输出：	YES
封装主体材料：	PLASTIC/EPOXY	封装代码：	QFP
封装等效代码：	QFP64,.47SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	1.6 mm
最大待机电流：	0.005 A	子类别：	FIFOs
最大压摆率：	0.03 mA	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Matte Tin (Sn) - annealed
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	10 mm	Base Number Matches：	1

IDT72V245L10TF 数据手册

IDT72V205/72V215/72V225/72V235/72V245 3.3V CMOS SyncFIFO^TM

256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18

COMMERCIALANDINDUSTRIAL

TEMPERATURERANGES

tCLK

tCLKH

tCLKL

RCLK

tENH

tENS

NO OPERATION

REN

REF

tREF

Q17

LAST WORD

tOLZ

tOHZ

tOE

(1)

SKEW1

WCLK

tENH

tENS

WEN

tDH

tDS

FIRST WORD

D17

4294 drw 26

NOTES:

1. t^SKEW1is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that EF will go HIGH after one RCLK cycle plus tREF. If the time between the rising

edge of WCLK and the rising edge of RCLK is less than t^SKEW1. then the EF deassertion may be delayed an extra RCLK cycle.

2. LD = HIGH

3. Select this mode by setting (FL, RXI, WXI) = (0,1,0) or (1,1,0) during Reset.

Figure 26. Read Cycle Timing with Double Register-Buffered EF (IDT Standard Timing)

WCLK

ENH

ENS

WEN

tDH

W[n+3]

W[n +2]

D0 - D17

(1)

SKEW1

RCLK

REN

Q17

DATA IN OUTPUT REGISTER

REF

4294 drw 27

NOTES:

1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge for OR to go HIGH during the current cycle. If the time between the rising edge of WLCK and

the rising edge of RCLK is less than t^SKEW1, then the OR deassertion may be delayed one extra RCLK cycle.

2. LD = HIGH, OE = LOW

3. Select this mode by setting (FL, RXI, WXI) = (0,0,1) or (1,0,1) during Reset.

Figure 27. OR Flag Timing and First Word Fall Through when FIFO is Empty (FWFT mode)

1...18 19 202122 23 24 25

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型号	品牌	描述	获取价格	数据表
IDT72V245L10TF8	IDT	FIFO, 4KX18, 6.5ns, Synchronous, CMOS, PQFP64, PLASTIC, STQFP-64	获取价格
IDT72V245L10TF9	IDT	FIFO, 4KX18, 6.5ns, Synchronous, CMOS, PQFP64, PLASTIC, STQFP-64	获取价格
IDT72V245L10TFG	IDT	FIFO, 4KX18, 6.5ns, Synchronous, CMOS, PQFP64, GREEN, PLASTIC, STQFP-64	获取价格
IDT72V245L10TFI	IDT	3.3 VOLT CMOS SyncFIFO 256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18, and 4,096 x 18	获取价格
IDT72V245L15PF	IDT	3.3 VOLT CMOS SyncFIFO 256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18, and 4,096 x 18	获取价格
IDT72V245L15PF9	IDT	FIFO, 4KX18, 10ns, Synchronous, CMOS, PQFP64, PLASTIC, TQFP-64	获取价格

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