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IDT72T20108L5BBI

更新时间： 2024-02-24 16:56:41

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艾迪悌 - IDT		先进先出芯片双倍数据速率
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51页	478K
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2.5 VOLT HIGH-SPEED TeraSync? DDR/SDR FIFO 20-BIT/10-BIT CONFIGURATION

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IDT72T20108L5BBI 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	17 X 17 MM, 1 MM PITCH, PLASTIC, BGA-208
针数：	208	Reach Compliance Code：	not_compliant
ECCN代码：	EAR99	HTS代码：	8542.32.00.71
风险等级：	5.92	最长访问时间：	3.6 ns
其他特性：	ALTERNATIVE MEMORY WIDTH 10	备用内存宽度：	10
最大时钟频率 (fCLK)：	200 MHz	周期时间：	5 ns
JESD-30 代码：	S-PBGA-B208	JESD-609代码：	e0
长度：	17 mm	内存密度：	1310720 bit
内存集成电路类型：	OTHER FIFO	内存宽度：	20
湿度敏感等级：	3	功能数量：	1
端子数量：	208	字数：	65536 words
字数代码：	64000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	64KX20	可输出：	YES
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA208,16X16,40	封装形状：	SQUARE
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	225	电源：	1.5/2.5,2.5 V
认证状态：	Not Qualified	座面最大高度：	1.97 mm
最大待机电流：	0.05 A	子类别：	FIFOs
最大压摆率：	0.06 mA	最大供电电压 (Vsup)：	2.625 V
最小供电电压 (Vsup)：	2.375 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn63Pb37)
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	30
宽度：	17 mm	Base Number Matches：	1

IDT72T20108L5BBI 数据手册

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IDT72T2098/108/118/128 2.5V HIGH-SPEED TeraSync™ DDR/SDR FIFO 20-BIT/10-BIT CONFIGURATIONS

32K x 20/64K x 10, 64K x 20/128K x 10, 128K x 20/256K x 10, 256K x 20/512K x 10

COMMERCIAL AND INDUSTRIAL

TEMPERATURERANGES

tCLKL1

WCLK

WEN

PAF

tENS

tENH

tPAFS

D - m words in FIFO⁽²⁾

D-(m+1) words

in FIFO⁽²⁾

D - (m +1) words in FIFO⁽²⁾

SKEW3⁽³⁾

RCLK

tENH

tENS

5996 drw32

REN

NOTES:

1. m = PAF offset.

2. D = maximum FIFO Depth.

In IDT Standard mode: if x20 Input or x20 Output bus Width is selected, D = 32,768 for the IDT72T2098, 65,536 for the IDT72T20108, 131,072 for the IDT72T20118, 262,144 for

the IDT72T20128. If both x10 Input and x10 Output bus Widths are selected, D = 65,536 for the IDT72T2098, 131,072 for the IDT72T20108, 262,144 for the IDT72T20118, 524,288

for the IDT72T20128.

In FWFT mode: if x20 Input or x20 Output bus Width is selected, D = 32,769 for the IDT72T2098, 65,537 for the IDT72T20108, 131,073 for the IDT72T20118, 262,145 for the IDT72T20128.

If both x10 Input and x10 Output bus Widths are selected, D = 65,537 for the IDT72T2098, 131,073 for the IDT72T20108, 262,145 for the IDT72T20118, 524,289 for the IDT72T20128.

3. PAF is asserted and updated on the rising edge of WCLK only.

4. t^SKEW3is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that PAF will go HIGH (after one WCLK cycle plus tPAFS). If the time between the

rising edge of RCLK and the rising edge of WCLK is less than t^SKEW3, then the PAF deassertion time may be delayed one extra WCLK cycle.

5. RCS = LOW.

Figure 29. Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)

tCLKH1

tCLKL1

WCLK

tENS

tENH

WEN

PAE

n words in FIFO⁽²⁾

n + 1 words in FIFO⁽³⁾

words in FIFO⁽²⁾

n + 1 words in FIFO⁽³⁾

SKEW3⁽⁴⁾

n + 1 words in FIFO⁽²⁾

n + 2 words in FIFO⁽³⁾

tPAES

RCLK

tENS

tENH

5996 drw33

REN

NOTES:

1. n = PAE offset.

2. For IDT Standard Mode.

3. For FWFT Mode.

4. PAE is asserted and updated on the rising edge of RCLK only.

5. tSKEW3 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that PAE will go HIGH (after one RCLK cycle plus tPAES). If the time between the

rising edge of WCLK and the rising edge of RCLK is less than tSKEW3, then the PAE deassertion may be delayed one extra RCLK cycle.

6. RCS = LOW.

Figure 30. Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)

1...45 46 474849 50 51

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型号	品牌	描述	获取价格	数据表
IDT72T20108L6-7BBI	IDT	FIFO, 64KX20, 3.8ns, Synchronous, CMOS, PBGA208, 17 X 17 MM, 1 MM PITCH, PLASTIC, BGA-208	获取价格
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