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IDT72275L15TF

更新时间： 2024-02-08 06:24:19

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艾迪悌 - IDT		先进先出芯片
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25页	227K
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CMOS SUPERSYNC FIFO⑩

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IDT72275L15TF 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	STQFP-64	针数：	64
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.71	风险等级：	5.9
最长访问时间：	10 ns	其他特性：	RETRANSMIT; AUTO POWER DOWN; EASY EXPANDABLE IN DEPTH AND WIDTH
最大时钟频率 (fCLK)：	66.7 MHz	周期时间：	15 ns
JESD-30 代码：	S-PQFP-G64	JESD-609代码：	e0
长度：	10 mm	内存密度：	589824 bit
内存集成电路类型：	OTHER FIFO	内存宽度：	18
湿度敏感等级：	3	功能数量：	1
端子数量：	64	字数：	32768 words
字数代码：	32000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	32KX18	可输出：	YES
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装等效代码：	QFP64,.47SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE, FINE PITCH	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	240	电源：	5 V
认证状态：	Not Qualified	座面最大高度：	1.6 mm
最大待机电流：	0.02 A	子类别：	FIFOs
最大压摆率：	0.09 mA	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	20
宽度：	10 mm	Base Number Matches：	1

IDT72275L15TF 数据手册

IDT72275/72285 SUPERSYNC FIFO™

32,768 x 18, 65,536 x 18

COMMERCIAL TEMPERATURE RANGE

FWFT/SI

•

TRANSFER CLOCK

RCLK

FWFT/SI

READ CLOCK

READ ENABLE

WRITE CLOCK

WRITE ENABLE

WCLK

RCLK

•

IDT

72275

72285

IDT

72275

72285

INPUT READY

OUTPUT READY

OUTPUT ENABLE

GND

DATA OUT

DATA IN

4674 drw 23

Figure 20. Block Diagram of 65,536 x 18 and 131,072 x 18 Depth Expansion

between WCLK and transfer clock, or RCLK and transfer has been read from the last FIFO is the sum of the delays for

clock, for the OR flag.

each individual FIFO:

(N – 1)*(3*transfer clock) + 2 TWCLK

where N is the number of FIFOs in the expansion and TWCLK

The "ripple down" delay is only noticeable for the first word

writtentoanemptydepthexpansionconfiguration. Therewill

be no delay evident for subsequent words written to the

configuration.

The first free location created by reading from a full depth is the WCLK period. Note that extra cycles should be added

expansion configuration will "bubble up" from the last FIFO to for the possibility that the tSKEW1 specification is not met

the previous one until it finally moves into the first FIFO of the between RCLK and transfer clock, or WCLK and transfer

chain. Each time a free location is created in one FIFO of the clock, for the IR flag.

chain, that FIFO's IR line goes LOW, enabling the preceding

FIFO to write a word to fill it.

The Transfer Clock line should be tied to either WCLK or

RCLK, whichever is faster. Both these actions result in data

For a full expansion configuration, the amount of time it moving, asquicklyaspossible, totheendofthechainandfree

takesforIRofthefirstFIFOinthechaintogoLOWafteraword locations to the beginning of the chain.

ORDERING INFORMATION

IDT

XXXXX

Process /

Temperature

Range

Device Type

Power

Speed

Package

BLANK

Commercial (0°C to +70°C)

Thin Plastic Quad Flatpack (TQFP, PN64-1)

Slim Thin Quad Flatpack (STQFP, PP64-1)

Clock Cycle Time (tCLK

)

Commercial

Low Power

Speed in Nanoseconds

72275

72285

32,768 x 18 SuperSyncFIFO

65,536 x 18 SuperSyncFIFO

4674 drw 24

NOTE:

1. Industrial temperature range is available by special order.

1...22 23 2425

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型号	品牌	描述	获取价格	数据表
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