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HY5W2A2(L/S)F

更新时间： 2024-01-22 21:12:53

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25页	372K
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4Mx32\|2.5V\|4K\|H\|Handy SDRAM - 128M

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HY5W2A2(L/S)F 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	TFBGA, BGA90,9X15,32	针数：	90
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.02	风险等级：	5.84
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	7 ns
其他特性：	AUTO/SELF REFRESH	最大时钟频率 (fCLK)：	100 MHz
I/O 类型：	COMMON	交错的突发长度：	1,2,4,8
JESD-30 代码：	R-PBGA-B90	JESD-609代码：	e1
长度：	13 mm	内存密度：	134217728 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	32
功能数量：	1	端口数量：	1
端子数量：	90	字数：	4194304 words
字数代码：	4000000	工作模式：	SYNCHRONOUS
最高工作温度：	80 °C	最低工作温度：	-10 °C
组织：	4MX32	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TFBGA
封装等效代码：	BGA90,9X15,32	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	260
电源：	1.8/2.5,2.5 V	认证状态：	Not Qualified
刷新周期：	4096	座面最大高度：	1.2 mm
自我刷新：	YES	连续突发长度：	1,2,4,8,FP
最大待机电流：	0.0006 A	子类别：	DRAMs
最大压摆率：	0.13 mA	最大供电电压 (Vsup)：	2.7 V
最小供电电压 (Vsup)：	2.3 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL EXTENDED	端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)
端子形式：	BALL	端子节距：	0.8 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	20
宽度：	8 mm	Base Number Matches：	1

HY5W2A2(L/S)F 数据手册

HY5W2A2(L/S)F / HY57W2A3220(L/S)T

HY5W22CF / HY57W283220T

4Banks x 1M x 32bits Synchronous DRAM

Ball CONFIGURATION ( HY5W2A2F Series)

DQ 26

DQ 28

VSSQ

VDDQ

VSS

DQ 24

VDDQ

DQ 27

DQ 29

DQ 31

DQ M 3

VSS

VSSQ

DQ 25

DQ 30

VDD

VDDQ

DQ 22

DQ 17

DQ 23

VSSQ

DQ 20

DQ 18

DQ 16

DQ M 2

DQ 21

DQ 19

VDDQ

VSSQ

VDD

A10

Top View

BA1

A11

CLK

CKE

BA0

/CAS

/CS

/RAS

DQ M0

DQ M1

/W E

VDDQ

VSSQ

DQ 11

DQ 13

DQ 8

DQ 10

DQ 12

VDDQ

DQ 15

VSS

DQ 9

VDD

DQ 6

DQ 7

DQ 5

VSSQ

VDDQ

DQ 4

DQ 14

VSSQ

VSS

DQ 1

DQ 3

VDDQ

VDD

VSSQ

DQ 0

DQ 2

Ball DESCRIPTION

PIN NAME

DESCRIPTION

The system clock input. All other inputs are registered to the SDRAM on the

rising edge of CLK.

CLK

Clock

Controls internal clock signal and when deactivated, the SDRAM will be one

of the states among power down, suspend or self refresh

CKE

Clock Enable

Chip Select

Enables or disables all inputs except CLK, CKE and DQM

Selects bank to be activated during RAS activity

Selects bank to be read/written during CAS activity

BA0, BA1

Bank Address

Row Address : RA0 ~ RA11, Column Address : CA0 ~ CA7

Auto-precharge flag : A10

A0 ~ A11

Address

Row Address Strobe,

Column Address Strobe,

Write Enable

RAS, CAS and WE define the operation

Refer function truth table for details

RAS, CAS, WE

DQM0~3

DQ0 ~ DQ31

VDD/VSS

VDDQ/VSSQ

Data Input/Output Mask

Data Input/Output

Controls output buffers in read mode and masks input data in write mode

Multiplexed data input / output pin

Power Supply/Ground

Data Output Power/Ground

No Connection

Power supply for internal circuits and input buffers

Power supply for output buffers

No connection

Rev. 0.4/Oct. 02

1 234 5 6 7...25

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与HY5W2A2(L/S)F相关器件

型号	品牌	描述	获取价格	数据表
HY5W2A2(L/S)FC	ETC	4Mx32\|2.5V\|4K\|H\|Handy SDRAM - 128M	获取价格
HY5W2A2F-HC	HYNIX	Synchronous DRAM, 4MX32, 5.4ns, CMOS, PBGA90, 0.80 MM PITCH, FBGA-90	获取价格
HY5W2A2F-P	HYNIX	Synchronous DRAM, 4MX32, 7ns, CMOS, PBGA90, 0.80 MM PITCH, FBGA-90	获取价格
HY5W2A2F-PC	HYNIX	Synchronous DRAM, 4MX32, 7ns, CMOS, PBGA90, 0.80 MM PITCH, FBGA-90	获取价格
HY5W2A2LF-8	HYNIX	Synchronous DRAM, 4MX32, 6ns, CMOS, PBGA90, 0.80 MM PITCH, FBGA-90	获取价格
HY5W2A2LF-HC	HYNIX	Synchronous DRAM, 4MX32, 5.4ns, CMOS, PBGA90, 0.80 MM PITCH, FBGA-90	获取价格

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