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HY57V28820AT-8

更新时间： 2024-01-06 06:50:23

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x8 SDRAM

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HY57V28820AT-8 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	TSOP2	包装说明：	TSOP2, TSOP54,.46,32
针数：	54	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.02
风险等级：	5.9	Is Samacsys：	N
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	6 ns
其他特性：	AUTO/SELF REFRESH	最大时钟频率 (fCLK)：	125 MHz
I/O 类型：	COMMON	交错的突发长度：	1,2,4,8
JESD-30 代码：	R-PDSO-G54	长度：	22.22 mm
内存密度：	134217728 bit	内存集成电路类型：	SYNCHRONOUS DRAM
内存宽度：	8	功能数量：	1
端口数量：	1	端子数量：	54
字数：	16777216 words	字数代码：	16000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	16MX8
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSOP2	封装等效代码：	TSOP54,.46,32
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	3.3 V
认证状态：	Not Qualified	刷新周期：	4096
座面最大高度：	1.2 mm	自我刷新：	YES
连续突发长度：	1,2,4,8,FP	最大待机电流：	0.002 A
子类别：	DRAMs	最大压摆率：	0.2 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	10.16 mm	Base Number Matches：	1

HY57V28820AT-8 数据手册

HY57V28820A

4Banks x 4M x 8bits Synchronous DRAM

DESCRIPTION

The Hynix HY57V28820A is a 134,217,728bit CMOS Synchronous DRAM, ideally suited for the main memory applica-

tions which require large memory density and high bandwidth. HY57V28820A is organized as 4banks of 4,194,304x8.

HY57V28820A is offering fully synchronous operation referenced to a positive edge of the clock. All inputs and outputs

are synchronized with the rising edge of the clock input. The data paths are internally pipelined to achieve very high

bandwidth. All input and output voltage levels are compatible with LVTTL.

Programmable options include the length of pipeline (Read latency of 2 or 3), the number of consecutive read or write

cycles initiated by a single control command (Burst length of 1,2,4,8 or full page), and the burst count

sequence(sequential or interleave). A burst of read or write cycles in progress can be terminated by a burst terminate

command or can be interrupted and replaced by a new burst read or write command on any cycle. (This pipelined

design is not restricted by a `2N` rule.)

FEATURES

•

Single 3.3±0.3V power supply

•

Auto refresh and self refresh

All device pins are compatible with LVTTL interface

4096 refresh cycles / 64ms

JEDEC standard 400mil 54pin TSOP-II with 0.8mm

of pin pitch

Programmable Burst Length and Burst Type

- 1, 2, 4, 8 or Full Page for Sequential Burst

- 1, 2, 4 or 8 for Interleave Burst

•

All inputs and outputs referenced to positive edge of

system clock

•

Data mask function by DQM

Internal four banks operation

•

Programmable CAS Latency ; 2, 3 Clocks

ORDERING INFORMATION

Part No.

Clock Frequency

Power

Organization

Interface

Package

HY57V28820AT-6

HY57V28820AT-K

HY57V28820AT-H

HY57V28820AT-8

HY57V28820AT-P

HY57V28820AT-S

HY57V28820ALT-6

HY57V28820ALT-K

HY57V28820ALT-H

HY57V28820ALT-8

HY57V28820ALT-P

HY57V28820ALT-S

166MHz

133MHz

125MHz

100MHz

166MHz

133MHz

125MHz

100MHz

Normal

4Banks x 4Mbits

x 8

LVTTL

400mil 54pin TSOP II

Low power

This document is a general product description and is subject to change without notice. Hynix does not assume any responsibility for

use of circuits described. No patent licenses are implied.

Rev. 1.3/Aug. 01

12 3 4 5 6 7...13

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型号	品牌	获取价格	描述	数据表
HY57V28820AT-H	ETC	获取价格	x8 SDRAM
HY57V28820AT-HI	HYNIX	获取价格	Synchronous DRAM, 16MX8, 5.4ns, CMOS, PDSO54, 0.400 X 0.875 INCH, 0.80 MM PITCH, TSOP2-54
HY57V28820AT-I	ETC	获取价格	16Mx8\|3.3V\|4K\|K/H/P/S\|SDR SDRAM - 128M
HY57V28820AT-K	ETC	获取价格	x8 SDRAM
HY57V28820AT-KI	HYNIX	获取价格	Synchronous DRAM, 16MX8, 5.4ns, CMOS, PDSO54, 0.400 X 0.875 INCH, 0.80 MM PITCH, TSOP2-54
HY57V28820AT-P	ETC	获取价格	x8 SDRAM
HY57V28820AT-PI	HYNIX	获取价格	Synchronous DRAM, 16MX8, 6ns, CMOS, PDSO54, 0.400 X 0.875 INCH, 0.80 MM PITCH, TSOP2-54
HY57V28820AT-S	ETC	获取价格	x8 SDRAM
HY57V28820AT-SI	HYNIX	获取价格	暂无描述
HY57V28820BLT	ETC	获取价格	16Mx8\|3.3V\|4K\|6/K/H/8/P/S\|SDR SDRAM - 128M

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