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Datasheet > HV509K6-G-M932
HV509K6-G-M932 PDF预览

HV509K6-G-M932

更新时间： 2024-01-21 05:24:38
品牌 Logo 应用领域
美国微芯 - MICROCHIP 驱动接口集成电路
页数 文件大小 规格书
8页 551K
描述
IC 16BIT SRL PARALLEL 32VQFN

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HV509K6-G-M932 技术参数

是否无铅： 不含铅生命周期：Active
包装说明：HVQCCN,Reach Compliance Code：compliant
Factory Lead Time：3 weeks风险等级：5.71
内置保护：TRANSIENT接口集成电路类型：SIPO BASED PERIPHERAL DRIVER
JESD-30 代码：S-XQCC-N32长度：5 mm
功能数量：1端子数量：32
最高工作温度：70 °C最低工作温度：
输出电流流向：SOURCE AND SINK封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE座面最大高度：1 mm
最大供电电压：5.5 V最小供电电压：2 V
标称供电电压：3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD宽度：5 mm
Base Number Matches：1

HV509K6-G-M932 数据手册

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HV509  
DC Electrical Characteristics (Over operating supply voltages and temperature, unless otherwise noted)  
Sym Parameter  
Min  
Typ  
Max  
1.0  
10  
Units Conditions  
IDD  
VDD supply current  
-
-
-
-
mA  
µA  
fCLK = 500kHz  
IDDQ  
Quiescent VDD supply current  
All logic inputs = VDD or 0V  
All HVOUTS switching at 1kHz.  
Peak IBIAS = 200mA with all  
channels switching  
IBIAS  
VBIAS supply current  
-
-
100  
µA  
IBIASQ  
IPPQ  
IIH  
Quiescent VBIAS current  
-
-
-
10  
100  
10  
-10  
-
µA  
µA  
µA  
µA  
V
No HVOUT switching  
VPP = 200V, outputs are static  
VIH = VDD  
Quiescent VPP supply current  
High-level logic input current  
Low-level logic input current  
-
-
-
IIL  
-
-
VIL = 0V  
VPP - 12V  
VPP - 12V  
VDD - 1.0V  
-
IHVOUT = -1.0mA, VPP = +200V  
IHVOUT = -1.0mA, VPP = +50V  
IDOUT = -1.0mA  
HVOUT & BP  
VOH  
High level output  
Low level output  
--  
-
-
V
DOUT  
-
V
IHVOUT = 1.0mA, VBIAS = 5.4V,  
VPP = +50 to +200V  
HVOUT & BP  
DOUT  
-
-
12  
V
VOL  
-
-
-
-
-
-
1.0  
10  
10  
V
IDOUT = 1.0mA  
CDIN  
Logic input capacitance  
pF  
pF  
---  
---  
CDOUT Logic output capacitance  
AC Electrical Characteristics (Over operating supply voltages and temperature, unless otherwise noted)  
Sym Parameter  
fCLK Clock frequency  
tC  
tSU  
tH  
tCLE  
tWLE  
Min  
Typ  
Max  
Units Conditions  
0
-
-
-
-
-
-
500  
kHz  
µs  
ns  
---  
---  
---  
---  
---  
---  
Clock high / low pulse width  
Data setup time before clock rises  
Data hold time after clock rises  
LE from CLK setup time  
LE pulse width  
1.0  
50  
-
-
-
-
-
50  
ns  
15  
ns  
100  
ns  
CLDOUT = 50pF,  
(CLDOUT includes CDIN and CDOUT  
tDD  
Clock negative edge to DOUT delay  
-
-
150  
ns  
)
Delay time from inputs for HVOUT  
BP to start rise/fall  
/
tPHV  
tOR  
tOF  
-
-
-
-
-
500  
300  
300  
-
ns  
µs  
µs  
µs  
VPP = 200V, VBIAS = 5.4V  
CL = 1500pF, VPP = 200V  
HVOUTPUT / BP rise time  
HVOUTPUT / BP fall time  
Width of POL pulses  
-
CL = 1500pF, VBIAS = 5.4V,  
VPP = 200V  
-
tOC  
tPHV + tOR/tOF  
---  
● 1235 Bordeaux Drive, Sunnyvale, CA 94089 ● Tel: 408-222-8888 ● www.supertex.com  
3
12345678

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