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HI-3584ACJIF

更新时间： 2024-01-26 11:15:26
品牌 Logo 应用领域
HOLTIC /
页数 文件大小 规格书
16页 121K
描述
ARINC 429 3.3V Serial Transmitter

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HI-3584ACJIF 技术参数

是否Rohs认证： 符合生命周期：Active
零件包装代码：QFP包装说明：QFP,
针数：52Reach Compliance Code：unknown
HTS代码：8542.31.00.01风险等级：5.23
Is Samacsys：N边界扫描：NO
最大时钟频率：1 MHz最大数据传输速率：0.0152587890625 MBps
外部数据总线宽度：16JESD-30 代码：S-PQFP-G52
JESD-609代码：e3长度：10 mm
低功率模式：NO串行 I/O 数：1
端子数量：52最高工作温度：125 °C
最低工作温度：-55 °C封装主体材料：PLASTIC/EPOXY
封装代码：QFP封装形状：SQUARE
封装形式：FLATPACK峰值回流温度（摄氏度）：NOT SPECIFIED
认证状态：Not Qualified座面最大高度：2.44 mm
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：MILITARY
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：10 mm
uPs/uCs/外围集成电路类型：SERIAL IO/COMMUNICATION CONTROLLER, SERIALBase Number Matches：1

HI-3584ACJIF 数据手册

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HI-3584A  
FUNCTIONAL DESCRIPTION (cont.)  
RECEIVER PARITY  
The 32nd bit of received ARINC words stored in the receive FIFO  
is used as a Parity Flag indicating whether good Odd parity is  
received from the incoming ARINC word.  
ARINC words which do not meet the necessary 9th and 10th  
ARINC bit or label matching are ignored and are not loaded into  
the receive FIFO. The following table describes this operation.  
CR2(3) ARINC word CR6(9) ARINC word  
FIFO  
Odd Parity Received  
The parity bit is reset to indicate correct parity was received  
and the resulting word is then written to the receive FIFO.  
matches  
label  
bits 9,10  
match  
CR7,8 (10,11)  
Even Parity Received  
The receiver sets the 32nd bit to a “1”, indicating a parity error  
and the resulting word is then written to the receive FIFO.  
0
1
1
0
0
1
1
1
1
X
No  
Yes  
X
0
0
0
1
1
1
1
1
1
X
X
Load FIFO  
Ignore data  
Load FIFO  
Ignore data  
Load FIFO  
Ignore data  
Ignore data  
Ignore data  
Load FIFO  
Therefore, the 32nd bit retrieved from the receiver FIFO will  
always be “0” when valid (odd parity) ARINC 429 words are  
received.  
X
No  
Yes  
No  
Yes  
No  
Yes  
X
RETRIEVING DATA  
Yes  
No  
No  
Yes  
Once 32 valid bits are recognized, the receiver logic generates an  
End of Sequence (EOS). Depending upon the state of control  
register bits CR2-CR11, the received ARINC 32-bit word is then  
checked for correct decoding and label matching before being  
loaded into the 32 x 32 receive FIFO.  
TO PINS  
SEL  
MUX  
CONTROL  
BITS  
R/W  
CONTROL  
32 TO 16 DRIVER  
CONTROL  
EN  
HF  
FF  
D/R  
32 X 32  
FIFO  
FIFO  
LOAD  
CONTROL  
LABEL /  
DECODE  
COMPARE  
CONTROL  
BIT  
/
CLOCK  
OPTION  
CONTROLBITS  
CR0, CR14  
CLK  
CLOCK  
16 x 8  
LABEL  
MEMORY  
BIT  
COUNTER  
AND  
END OF  
32ND  
BIT  
DATA  
PARITY  
CHECK  
32 BIT SHIFT REGISTER  
SEQUENCE  
BIT CLOCK  
EOS  
WORD GAP  
TIMER  
WORD GAP  
ONES  
NULL  
SHIFT REGISTER  
SHIFT REGISTER  
SHIFT REGISTER  
BIT CLOCK  
END  
START  
SEQUENCE  
CONTROL  
ERROR  
CLOCK  
ZEROS  
ERROR  
DETECTION  
FIGURE 2. RECEIVER BLOCK DIAGRAM  
HOLT INTEGRATED CIRCUITS  
5
12345678...16

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