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GM71VS64403CLJ-5

更新时间： 2024-01-18 03:14:52
品牌 Logo 应用领域
其他 - ETC 内存集成电路光电二极管动态存储器
页数 文件大小 规格书
25页 450K
描述
x4 EDO Page Mode DRAM

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GM71VS64403CLJ-5 技术参数

是否Rohs认证：不符合生命周期：Obsolete
Reach Compliance Code：unknown风险等级：5.83
Is Samacsys：N访问模式：FAST PAGE WITH EDO
最长访问时间：50 ns其他特性：RAS ONLY/CAS BEFORE RAS/HIDDEN REFRESH/SELF REFRESH; BATTERY BACKUP OPERATION
I/O 类型：COMMONJESD-30 代码：R-PDSO-J32
JESD-609代码：e0内存密度：67108864 bit
内存集成电路类型：EDO DRAM内存宽度：4
功能数量：1端口数量：1
端子数量：32字数：16777216 words
字数代码：16000000工作模式：ASYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：16MX4输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SOJ
封装等效代码：SOJ32,.44封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：3.3 V认证状态：Not Qualified
刷新周期：8192自我刷新：YES
最大待机电流：0.0003 A子类别：DRAMs
最大压摆率：0.14 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：J BEND端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
Base Number Matches：1

GM71VS64403CLJ-5 数据手册

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GM71V64403C  
GM71VS64403CL  
HPC  
t
(min) can be achieved during a series of EDO mode early write cycles or EDO mode read  
20.  
21.  
cycles. If both write and read operation are mixed in a EDO mode, RAS cycle { EDO mode mix  
cycle (1),(2) } minimum value of CAS cycle t  
specified t (min) value.  
EDO page mode mix cycle (1) and (2).  
HPC CAS  
CP  
T
(t + t + 2t ) becomes greater than the  
HPC  
The value of CAS cycle time of mixed EDO page mode is shown in  
Data output turns off and becomes high impedance from later rising edge of RAS and CAS.  
Hold time and turn off time are specified by the timing specifications of later rising edge of RAS  
and CAS between t and t , and between t and t  
OHR  
OH  
OFR  
OFF  
.
DOH  
OL  
OH  
t
defines the time at which the output level go cross.  
V
=0.8V, V =2.0V of output timing  
22.  
23.  
reference level.  
Before and after self refresh mode, execute CBR refresh to all refresh addresses in or within 64  
period on the condition a and b below.  
§ Â  
a. Enter self refresh mode within 15.6  
after either burst refresh or distributed refresh at equal  
us  
interval to all refresh addresses are completed.  
b. Start burst refresh or distributed refresh at equal interval to all refresh addressed within 15.6  
after exiting from self refresh mode.  
us  
In case of entering from RAS-only-refresh, it is necessary to execute CBR refresh before and  
after self refresh mode according as note 23.  
24.  
25.  
26.  
27.  
For L_Version, it is available to apply each 128  
note 23.  
and 31.2  
§ Â  
instead of 64  
and 15.6 at  
§  us  
us  
RASS  
RASS  
At t  
100  
, self refresh mode is activated, and not active at t  
10 . It is undefined  
£ ¼ us  
£ ¾ us  
RASS  
t
RASS  
RPS  
within the range of 10  
100 . for t  
10 , it is necessary to satisfy t  
£ ¾ us  
.
us £ ¼ £ ¼ us  
IH  
IN  
IH  
IH  
IN  
IH  
XXX: H or L ( H : V (min)  
V
V (max), L: V (min) V (max))  
V
<= <= <= <=  
///////: Invalid Dout  
When the address, clock and input pins are not described on timing waveforms, their pins must  
IH  
IL.  
be applied V or V  
Rev 0.1 / Apr’01  
9
1...6789101112...25

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