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FS61857-01

更新时间： 2024-01-02 05:42:00

品牌	Logo	应用领域
AMI		光电二极管
页数	文件大小	规格书
7页	103K
描述
Clock Driver, CMOS, PDSO48,

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FS61857-01 技术参数

生命周期：	Obsolete	包装说明：	TSSOP, TSSOP48,.3,20
Reach Compliance Code：	unknown	风险等级：	5.84
JESD-30 代码：	R-PDSO-G48	端子数量：	48
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP48,.3,20	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	电源：	2.5 V
认证状态：	Not Qualified	子类别：	Clock Drivers
标称供电电压 (Vsup)：	2.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	DUAL	Base Number Matches：	1

FS61857-01 数据手册

FS61857-01

AMERICAN MICROSYSTEMS, INC.

1:10 HSTL Zero-Delay Clock Buffer IC

Advance Information

November 2000

Figure 1: Block Diagram

1.0 Features

•

Generates one bank of ten differential 2.5V HSTL

clock outputs (YP0/YN0 to YP9/YN9) from one differ-

ential HSTL reference clock input

VDD

YP0

YN0

Power

PWRDWN#

Down

YP1

YN1

YP2

YN2

YP3

YN3

YP4

YN4

YP5

YN5

YP6

YN6

YP7

YN7

YP8

YN8

•

Meets the JEDEC Standard PLL Clock Driver for

AVDD

Registered DIMM Applications

External feedback input (FBINP/FBINN) to synchro-

nize all clock outputs to the reference input

Operating frequency 60MHz to 170MHz

FBINP

FBINN

PLL

•

CKP

CKN

Tight tracking skew (spread-spectrum tolerant)

Integrated 25Ω series damping resistors for driving

AGND

point-to-point loads

•

Auto power-down mode if reference input frequency

drops below 20MHz

YP9

YN9

Active-low power-down signal (PWRDWN#) tristates

all output drivers and disables the PLL

Packaged in a 48-pin TSSOP

FBOUTP

FBOUTN

GND

FS61857

2.0 Description

Figure 2: Pin Configuration

The FS61857 is a low skew, low jitter CMOS zero-delay

phase-lock loop (PLL) clock buffer IC. Ten differential

buffered clock outputs are derived from an onboard open-

loop PLL. The PLL aligns the frequency and phase of all

output clock pairs to the differential reference input clock

CLKP/CLKN, including a feedback output clock pair that

feeds back to FBINP/FBINN to close the loop. The PLL

can be bypassed for test purposes by pulling AVDD to

ground.

GND

YN0

YP0

VDD

YP1

YN1

GND

YN2

48 GND

47 YN5

46 YP5

45 VDD

44 YP6

43 YN6

42 GND

41 GND

40 YN7

Table 1: Function Table

YP2 10

VDD 11

VDD 12

CKP 13

CKN 14

VDD 15

AVDD 16

AGND 17

GND 18

YN3 19

YP3 20

VDD 21

YP4 22

YN4 23

GND 24

39 YP7

38 VDD

37 PWRDWN#

36 FBINP

35 FBINN

34 VDD

33 FBOUTN

32 FBOUTP

31 GND

30 YN8

INPUT

OUTPUT

PLL

PWR

DWN#

YP0-

YP9

YN0- FBOUT FBOUT

AVDD

CKP CKN

YN9

2.5V

GND

OFF

Zero-

Delay

29 YP8

OFF

28 VDD

27 YP9

26 YN9

PLL

Bypass

25 GND

OFF

<20MHz

ISO9001

QS9000

This document contains information on a preproduction product. Specifications and information herein are subject to change without notice.

11.14.00

12 3 4 5 6 7

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型号	品牌	描述	获取价格	数据表
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