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FDC1004QDGSTQ1

更新时间: 2024-01-05 10:55:57
品牌 Logo 应用领域
德州仪器 - TI 驱动光电二极管驱动器转换器
页数 文件大小 规格书
30页 1099K
描述
具有源屏蔽驱动器的 4 通道、16 位、汽车类电感数字转换器 | DGS | 10 | -40 to 125

FDC1004QDGSTQ1 技术参数

是否无铅: 不含铅是否Rohs认证: 符合
生命周期:Active零件包装代码:SSOP
包装说明:TSSOP, TSSOP10,.19,20针数:10
Reach Compliance Code:compliantFactory Lead Time:6 weeks
风险等级:1.77Samacsys Description:Capacitive Touch Sensors Automotive, 4-Channel Capacitance-to-Digital Converter for Capacitive Sensing (Cap Sensing) 10-VSSOP -40 to 125
模拟集成电路 - 其他类型:ANALOG CIRCUITJESD-30 代码:S-PDSO-G10
JESD-609代码:e3长度:3 mm
湿度敏感等级:1信道数量:4
功能数量:1端子数量:10
最高工作温度:125 °C最低工作温度:-40 °C
封装主体材料:PLASTIC/EPOXY封装代码:TSSOP
封装等效代码:TSSOP10,.19,20封装形状:SQUARE
封装形式:SMALL OUTLINE, THIN PROFILE, SHRINK PITCH电源:3.3 V
认证状态:Not Qualified筛选级别:AEC-Q100
座面最大高度:1.1 mm子类别:Other Analog ICs
最大供电电流 (Isup):0.95 mA最大供电电压 (Vsup):3.6 V
最小供电电压 (Vsup):3 V标称供电电压 (Vsup):3.3 V
表面贴装:YES温度等级:AUTOMOTIVE
端子面层:Matte Tin (Sn)端子形式:GULL WING
端子节距:0.5 mm端子位置:DUAL
总剂量:9-Sep-19 V宽度:3 mm

FDC1004QDGSTQ1 数据手册

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FDC1004Q  
ZHCSDR2 APRIL 2015  
www.ti.com.cn  
7.7 I2C Interface Timing  
Over recommended operating free-air temperature range, VDD = 3.3 V, for TA = TJ = 25°C (unless otherwise noted).  
PARAMETER  
Clock frequency(1)  
Clock low time(1)  
Clock high time(1)  
TEST CONDITIONS  
MIN  
10  
TYP  
MAX  
UNIT  
kHz  
µs  
fSCL  
400  
tLOW  
1.3  
0.6  
0.6  
tHIGH  
tHD;STA  
µs  
Hold time (repeated) START  
condition(1)  
After this period, the first clock pulse  
is generated  
µs  
tSU;STA  
Set-up time for a repeated START  
condition(1)  
0.6  
µs  
tHD;DAT  
tSU;DAT  
tf  
Data hold time(1)(2)  
Data setup time(1)  
SDA fall time(1)  
Set-up time for STOP condition(1)  
0
ns  
ns  
ns  
µs  
µs  
100  
IL 3mA; CL 400pF  
300  
tSU;STO  
tBUF  
0.6  
1.3  
Bus free time between a STOP and  
START condition(1)  
tVD;DAT  
tVD;ACK  
tSP  
Data valid time(1)  
Data valid acknowledge time(1)  
0.9  
0.9  
50  
ns  
ns  
ns  
Pulse width of spikes that must be  
suppressed by the input filter(1)  
(1) This parameter is specified by design and/or characterization and is not tested in production.  
(2) The FDC1004Q provides an internal 300 ns minimum hold time to bridge the undefined region of the falling edge of SCL.  
SDA  
t
BUF  
t
t
f
LOW  
t
HD;STA  
t
r
t
t
SP  
t
f
r
SCL  
t
t
HD;STA  
SU;STA  
t
SU;STO  
t
HIGH  
t
t
SU;DAT  
HD;DAT  
STOP START  
START  
REPEATED  
START  
Figure 1. I2C Timing  
6
Copyright © 2015, Texas Instruments Incorporated  

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