Datasheet > 可编程逻辑 > 现场可编程门阵列> EP1C12Q240I7

EP1C12Q240I7

更新时间： 2024-11-14 04:41:19

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阿尔特拉 - ALTERA		现场可编程门阵列可编程逻辑栅时钟
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94页	1066K
描述
Cyclone FPGA Family

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EP1C12Q240I7 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Transferred	零件包装代码：	QFP
包装说明：	34.60 X 34.60 MM, 0.50 PITCH, PLASTIC, QFP-240	针数：	240
Reach Compliance Code：	unknown	ECCN代码：	3A991
HTS代码：	8542.39.00.01	风险等级：	5.19
Is Samacsys：	N	最大时钟频率：	320 MHz
JESD-30 代码：	S-PQFP-G240	JESD-609代码：	e0
长度：	32 mm	湿度敏感等级：	3
可配置逻辑块数量：	12060	输入次数：	249
逻辑单元数量：	12060	输出次数：	249
端子数量：	240	最高工作温度：	100 °C
最低工作温度：	-40 °C	组织：	12060 CLBS
封装主体材料：	PLASTIC/EPOXY	封装代码：	FQFP
封装等效代码：	QFP240,1.3SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK, FINE PITCH	峰值回流温度（摄氏度）：	220
电源：	1.5,1.5/3.3 V	可编程逻辑类型：	FIELD PROGRAMMABLE GATE ARRAY
认证状态：	Not Qualified	座面最大高度：	4.1 mm
子类别：	Field Programmable Gate Arrays	最大供电电压：	1.575 V
最小供电电压：	1.425 V	标称供电电压：	1.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	20
宽度：	32 mm	Base Number Matches：	1

EP1C12Q240I7 数据手册

Cyclone

FPGA Family

March 2003, ver. 1.1

Data Sheet

The Cyclone^TMfield programmable gate array family is based on a 1.5-V,

0.13-µm, all-layer copper SRAM process, with densities up to 20,060 logic

elements (LEs) and up to 288 Kbits of RAM. With features like phase-

locked loops (PLLs) for clocking and a dedicated double data rate (DDR)

interface to meet DDR SDRAM and fast cycle RAM (FCRAM) memory

requirements, Cyclone devices are a cost-effective solution for data-path

applications. Cyclone devices support various I/O standards, including

LVDS at data rates up to 311 megabits per second (Mbps) and 66-MHz,

32-bit peripheral component interconnect (PCI), for interfacing with and

supporting ASSP and ASIC devices. Altera also offers new low-cost serial

configuration devices to configure Cyclone devices.

Introduction

Preliminary

Information

■

2,910 to 20,060 LEs, see Table 1

Up to 294,912 RAM bits (36,864 bytes)

Supports configuration through low-cost serial configuration device

Support for LVTTL, LVCMOS, SSTL-2, and SSTL-3 I/O standards

Support for 66-MHz, 32-bit PCI standard

Low speed (311 Mbps) LVDS I/O support

Up to two PLLs per device provide clock multiplication and phase

shifting

Features...

■

Up to eight global clock lines with six clock resources available per

logic array block (LAB) row

Support for external memory, including DDR SDRAM (133 MHz),

FCRAM, and single data rate (SDR) SDRAM

Support for multiple intellectual property (IP) cores, including

Altera MegaCore functions and Altera Megafunctions Partners

Program (AMPP^SM) megafunctions

Table 1. Cyclone Device Features

Feature

EP1C3

EP1C4

EP1C6

EP1C12

EP1C20

LEs

2,910

4,000

5,980

12,060

20,060

M4K RAM blocks (128 × 36 bits)

Total RAM bits

59,904

78,336

92,160

239,616

294,912

PLLs

Maximum user I/O pins (1)

104

301

185

249

301

Note to Table 1:

(1) This parameter includes global clock pins.

Altera Corporation

DS-CYCLONE-1.1

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