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EBE21AD4AGFB-5C-E

更新时间： 2024-02-18 14:13:30

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尔必达 - ELPIDA		动态存储器双倍数据速率
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2GB Registered DDR2 SDRAM DIMM

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EBE21AD4AGFB-5C-E 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	DIMM	包装说明：	DIMM, DIMM240,40
针数：	240	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.84	访问模式：	DUAL BANK PAGE BURST
最长访问时间：	0.5 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	266 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-XDMA-N240	内存密度：	19327352832 bit
内存集成电路类型：	DDR DRAM MODULE	内存宽度：	72
功能数量：	1	端口数量：	1
端子数量：	240	字数：	268435456 words
字数代码：	256000000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：
组织：	256MX72	输出特性：	3-STATE
封装主体材料：	UNSPECIFIED	封装代码：	DIMM
封装等效代码：	DIMM240,40	封装形状：	RECTANGULAR
封装形式：	MICROELECTRONIC ASSEMBLY	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	1.8 V	认证状态：	Not Qualified
刷新周期：	8192	自我刷新：	YES
子类别：	Other Memory ICs	最大压摆率：	6.85 mA
最大供电电压 (Vsup)：	1.9 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	NO
技术：	CMOS	温度等级：	OTHER
端子形式：	NO LEAD	端子节距：	1 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
Base Number Matches：	1

EBE21AD4AGFB-5C-E 数据手册

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EBE21AD4AGFB

ODT AC Electrical Characteristics (DDR2 SDRAM Component Specification)

Parameter

Symbol

tAOND

min

max

Unit Notes

tCK

ODT turn-on delay

ODT turn-on

-6E

tAON

tAC(min)

tAC(max) + 700

-5C, -4A

tAON

tAC(min)

tAC(max) + 1000

ODT turn-on (power down mode)

ODT turn-off delay

tAONPD

tAOFD

tAOF

tAC(min) + 2000

2tCK + tAC(max) + 1000

2.5

tCK

ODT turn-off

tAC(min)

tAC(max) + 600

ODT turn-off (power down mode)

ODT to power down entry latency

ODT power down exit latency

tAOFPD

tANPD

tAXPD

tAC(min) + 2000

2.5tCK + tAC(max) + 1000

tCK

Notes: 1. ODT turn on time min is when the device leaves high impedance and ODT resistance begins to turn on.

ODT turn on time max is when the ODT resistance is fully on. Both are measured from tAOND.

2. ODT turn off time min is when the device starts to turn off ODT resistance.

ODT turn off time max is when the bus is in high impedance. Both are measured from tAOFD.

AC Input Test Conditions

Parameter

Symbol

Value

0.5 × VDDQ

1.0

Unit

Notes

Input reference voltage

VREF

Input signal maximum peak to peak swing

Input signal maximum slew rate

VSWING(max.)

SLEW

1.0

V/ns

2, 3

Notes: 1. Input waveform timing is referenced to the input signal crossing through the VREF level applied to the

device under test.

2. The input signal minimum slew rate is to be maintained over the range from VIL(DC) (max.) to VIH(AC)

(min.) for rising edges and the range from VIH(DC) (min.) to VIL(AC) (max.) for falling edges as shown in

the below figure.

3. AC timings are referenced with input waveforms switching from VIL(AC) to VIH(AC) on the positive

transitions and VIH(AC) to VIL(AC) on the negative transitions.

Start of rising edge input timing

Start of falling edge input timing

VDDQ

VIH (AC)(min.)

VIH (DC)(min.)

VREF

VSWING(max.)

VIL (DC)(max.)

VIL (AC)(max.)

VSS

∆TF

∆TR

VIH (DC)(min.)

−

VIL (AC)(max.)

VIH (AC) min.

−

VIL (DC)(max.)

Falling slew =

Rising slew =

∆TF

∆TR

AC Input Test Signal Wave forms

Measurement point

VTT

RT =25 Ω

Output Load

Preliminary Data Sheet E0897E10 (Ver. 1.0)

1...15 16 171819 20 21...23

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