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EBE21AD4AGFA-5C-E

更新时间: 2024-02-10 22:06:47
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尔必达 - ELPIDA 动态存储器双倍数据速率
页数 文件大小 规格书
23页 197K
描述
2GB Registered DDR2 SDRAM DIMM

EBE21AD4AGFA-5C-E 技术参数

是否Rohs认证: 符合生命周期:Obsolete
零件包装代码:DIMM包装说明:DIMM, DIMM240,40
针数:240Reach Compliance Code:unknown
ECCN代码:EAR99HTS代码:8542.32.00.36
风险等级:5.84访问模式:DUAL BANK PAGE BURST
最长访问时间:0.5 ns其他特性:AUTO/SELF REFRESH
最大时钟频率 (fCLK):266 MHzI/O 类型:COMMON
JESD-30 代码:R-XDMA-N240内存密度:19327352832 bit
内存集成电路类型:DDR DRAM MODULE内存宽度:72
功能数量:1端口数量:1
端子数量:240字数:268435456 words
字数代码:256000000工作模式:SYNCHRONOUS
最高工作温度:85 °C最低工作温度:
组织:256MX72输出特性:3-STATE
封装主体材料:UNSPECIFIED封装代码:DIMM
封装等效代码:DIMM240,40封装形状:RECTANGULAR
封装形式:MICROELECTRONIC ASSEMBLY峰值回流温度(摄氏度):260
电源:1.8 V认证状态:Not Qualified
刷新周期:8192自我刷新:YES
子类别:Other Memory ICs最大压摆率:7.42 mA
最大供电电压 (Vsup):1.9 V最小供电电压 (Vsup):1.7 V
标称供电电压 (Vsup):1.8 V表面贴装:NO
技术:CMOS温度等级:OTHER
端子形式:NO LEAD端子节距:1 mm
端子位置:DUAL处于峰值回流温度下的最长时间:NOT SPECIFIED
Base Number Matches:1

EBE21AD4AGFA-5C-E 数据手册

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EBE21AD4AGFA  
Block Diagram  
VSS  
/RCS1  
/RCS0  
RS  
RS  
RS  
RS  
DQS9  
/DQS9  
DQS0  
/DQS0  
DM /CS DQS /DQS  
DM /CS DQS /DQS  
DM /CS DQS /DQS  
DM /CS DQS /DQS  
RS  
RS  
RS  
RS  
RS  
RS  
RS  
RS  
RS  
4
RS  
RS  
RS  
RS  
RS  
RS  
RS  
RS  
4
DQ0  
DQ0  
DQ0 to DQ3  
DQ0  
DQ0  
D18  
to DQ3  
DQ4 to /DQ7  
D0  
D9  
D27  
to DQ3  
to DQ3  
to DQ3  
RS  
RS  
RS  
RS  
DQS10  
/DQS10  
DQS1  
/DQS1  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
4
4
DQ8 to DQ11  
DQ12 to DQ15  
D19  
D1  
to DQ3  
to DQ3  
D10  
to DQ3  
D28  
to DQ3  
RS  
RS  
RS  
RS  
DQS2  
DQS11  
/DQS11  
/DQS2  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
4
4
DQ16 to DQ19  
DQ20 to DQ23  
D20  
D2  
to DQ3  
to DQ3  
D11  
to DQ3  
D29  
to DQ3  
RS  
RS  
RS  
RS  
DQS12  
/DQS12  
DQS3  
/DQS3  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM CS DQS /DQS  
DQ0  
4
4
DQ24 to DQ27  
DQ28 to DQ31  
D21  
D3  
to DQ3  
D12  
to DQ3  
D30  
to DQ3  
to DQ3  
RS  
RS  
RS  
RS  
DQS13  
/DQS13  
DQS4  
/DQS4  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
4
4
DQ32 to DQ35  
DQ36 to DQ39  
D22  
D4  
to DQ3  
to DQ3  
D13  
D31  
to DQ3  
to DQ3  
RS  
RS  
RS  
RS  
DQS14  
/DQS14  
DQS5  
/DQS5  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
4
4
DQ40 to DQ43  
DQ44 to DQ47  
D23  
D5  
to DQ3  
to DQ3  
D14  
D32  
to DQ3  
to DQ3  
RS  
RS  
RS  
RS  
DQS15  
/DQS15  
DQS6  
/DQS6  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
4
4
DQ48 to DQ51  
DQ52 to DQ55  
D24  
D6  
to DQ3  
to DQ3  
D15  
D33  
to DQ3  
to DQ3  
RS  
RS  
RS  
RS  
DQS7  
DQS16  
/DQS16  
/DQS7  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
4
4
DQ56 to DQ59  
DQ60 to DQ63  
D25  
D7  
to DQ3  
to DQ3  
D16  
D34  
to DQ3  
to DQ3  
RS  
RS  
RS  
RS  
DQS8  
DQS17  
/DQS17  
/DQS8  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
DM /CS DQS /DQS  
DQ0  
4
RS  
4
CB0 to CB3  
CB4 to CB7  
D26  
D8  
to DQ3  
to DQ3  
D17  
to DQ3  
D35  
to DQ3  
R
R
R
R
R
R
R
R
S
S
S
S
S
S
S
S
2
2
/CS0*  
/RCS0 -> /CS: SDRAMs D0 to D17  
/RCS1 -> /CS: SDRAMs D18 to D35  
Signals for Address and Command Parity Function  
Serial PD  
/CS1*  
VSS  
VDD  
C0 Register A1  
C1  
SCL  
SDA  
SCL  
SDA  
R
BA0 to BA1  
A0 to A13  
/RAS  
RBA0 to RBA1 -> BA0 to BA1: SDRAMs D0 to D35  
RA0 to RA13 -> A0 to A13: SDRAMs D0 to D35  
/RRAS -> /RAS: SDRAMs D0 to D35  
/RCAS -> /CAS: SDRAMs D0 to D35  
RCKE0 -> CKE: SDRAMs D0 to D17  
RCKE1 -> CKE: SDRAMs D18 to D35  
/RWE -> /WE: SDRAMs D0 to D35  
RODT0 -> ODT: SDRAMs D0 to D17  
RODT1 -> ODT: SDRAMs D18 to D35  
3
U0  
E
G
I
S
T
E
R
PAR_IN  
PPO  
/QERR  
A1 A2  
WP A0  
VDD C0 Register B1  
SA0 SA1 SA2  
/CAS  
Par_In  
C1  
VDD  
CKE0  
100kΩ  
PAR_IN  
PPO  
/QERR  
VDDSPD  
VDD  
Serial PD  
D0 to D35  
CKE1  
R
/Err_Out  
S
/WE  
VSS  
VDD  
C0 Register A2  
C1  
R
S
D0 to D35  
D0 to D35  
VREF  
VSS  
/ODT0  
/ODT1  
R
S
PAR_IN  
PPO  
/QERR  
/RST  
3
/RESET*  
/PCK7  
*
3
*
PCK7  
VDD C0 Register B2  
C1  
VDD  
D0 to D35: 512M bits DDR2 SDRAM  
U0: 2k bits EEPROM  
RS: 22Ω  
PLL: CUA877  
Register: SSTUA32866  
PAR_IN  
PPO  
P
L
L
PCK0 to PCK6, PCK8, PCK9 -> CK: SDRAMs D0 to D35  
/PCK0 to /PCK6, /PCK8, /PCK9 -> /CK: SDRAMs D0 to D35  
CK0  
/CK0  
/QERR  
PCK7 -> CK: register  
/PCK7 -> /CK: register  
Register A1 and A2 share the a part of  
Address and Command input signal set.  
/RESET  
OE  
Register B1 and B2 share the rest part of  
Address and Command input signal set.  
Notes:  
1. DQ wring may be changed within a nibble.  
2. /CS0 connects to D/CS and /CS1 connects to /CSR on  
register1 and register2.  
/CS1 connects to D/CS and /CS0 connects to /CSR on  
register3 and register4.  
3. /RESET, PCK7 and /PCK7 connect to all registers.  
CKE and /ODT connect to a register.  
Other signals connect to two of four registers.  
Preliminary Data Sheet E0866E11 (Ver. 1.1)  
8

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