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DS3164+

更新时间： 2024-01-08 16:06:42
品牌 Logo 应用领域
美信 - MAXIM ATM异步传输模式电信电信集成电路
页数 文件大小 规格书
384页 3442K
描述
ATM Network Interface, 1-Func, PBGA400, 27 X 27 MM, 1.27 MM PITCH, LEAD FREE, CSBGA-400

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DS3164+ 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：BGA
包装说明：27 X 27 MM, 1.27 MM PITCH, LEAD FREE, CSBGA-400针数：400
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.8
应用程序：ATM;SDH;SONETJESD-30 代码：S-PBGA-B400
长度：27 mm湿度敏感等级：3
功能数量：1端子数量：400
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：BGA
封装等效代码：BGA400,20X20,50封装形状：SQUARE
封装形式：GRID ARRAY峰值回流温度（摄氏度）：260
电源：3.3 V认证状态：Not Qualified
座面最大高度：2.54 mm子类别：ATM/SONET/SDH ICs
最大压摆率：0.468 mA标称供电电压：3.3 V
表面贴装：YES电信集成电路类型：ATM/SONET/SDH NETWORK INTERFACE
温度等级：COMMERCIAL端子形式：BALL
端子节距：1.27 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：30宽度：27 mm
Base Number Matches：1

DS3164+ 数据手册

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DS3161/DS3162/DS3163/DS3164  
FEATURES (continued)  
ꢀ
Full-Featured DS3/E3/PLCP Alarm Generation  
and Detection  
ꢀ
ꢀ
ꢀ
Large Performance-Monitoring Counters for  
Accumulation Intervals of at Least 1 Second  
ꢀ
Built-In HDLC Controllers with 256-Byte FIFOs  
for Insertion/Extraction of DS3 PMDL, G.751 Sn  
Bit, and G.832 NR/GC Bytes and PLCP NR/GC  
Bytes  
Flexible Overhead Insertion/Extraction Ports for  
DS3, E3, and PLCP Framers  
Pin and Software Compatible with DS3181–  
DS3184 Single–Quad ATM/Packet PHYs with  
Built-In LIUs and DS3171–DS3174 Single–Quad  
DS3/E3 Single-Chip Transceivers—Framers and  
LIUs  
ꢀ
On-Chip BERTs for PRBS and Repetitive Pattern  
Generation, Detection, and Analysis  
DETAILED DESCRIPTION  
The DS3161 (single), DS3162 (dual), DS3163 (triple), and DS3164 (quad) PHYs perform all the functions  
necessary for mapping/demapping ATM cells and/or packets into as many as four DS3 (44.736Mbps) framed, E3  
(34.368Mbps) framed, or 52Mbps clear-channel data streams. Dedicated cell processor and packet processor  
blocks prepare outgoing cells or packets for transmission and check incoming cells or packets upon arrival. Built-in  
DS3/E3 framers transmit and receive cell/packet data in properly formatted M23 DS3, C-bit DS3, G.751 E3, or  
G.832 E3 data streams. PLCP framers provide legacy ATM transmission-convergence support. DSS scrambling is  
performed for clear-channel ATM cell support. With integrated hardware support for both cells and packets, the  
DS316x DS3/E3 ATM/Packet PHYs provide system-on-chip solutions (from DS3/E3/STS-1 digital lines to  
ATM/Packet UTOPIA/POS-PHY Level 2/3 system switch) for universal high-density line cards in the unchannelized  
DS3/E3/clear-channel DS3 ATM/Packet applications. Unused functions can be powered down to reduce device  
power. The DS316x ATM/Packet PHYs with embedded framers conform to the telecommunications standards  
listed in Section 4.  
1 BLOCK DIAGRAM  
Figure 1-1 shows the functional block diagram of one channel ATM/Packet PHY.  
Figure 1-1. DS316x Functional Block Diagram  
TAIS  
TSCLK  
TUA1  
DS316x  
TADR[4:0]  
TDATA[31:0]  
TPRTY  
Tx Cell  
Processor  
TEN  
DS3 / E3  
Transmit  
Formatter  
Tx  
B3ZS/  
HDB3  
TX  
TPOSn/  
TDATn  
TNEGn/  
TOHMOn/  
TLCLKn  
TDXA[4:2]  
FRAC/  
PLCP  
TDXA[1]/TPXA  
FIFO  
Encoder  
Tx Packet  
Processor  
TSOX  
TSPA  
TEOP  
TSX  
TX BERT  
Trail  
TMOD[1:0]  
TERR  
FEAC Trace  
HDLC  
Buffer  
RX BERT  
Rx  
RSCLK  
RADR[4:0]  
RDATA[31:0]  
RPRTY  
Packet  
Processor  
DS3 / E3  
Receive  
Framer  
RX FRAC/  
PLCP  
Rx  
RLCLKn  
B3ZS/  
REN  
Rx  
FIFO  
HDB3  
RPOSn/  
Cell  
RDATn  
Decoder  
/RSX  
Processor  
RDXA[4:2]  
RSOX  
RNEGn/  
RLCVn/  
ROHMIn  
REOP  
UA1  
IEEE P1149.1  
RVAL  
Clock  
Rate  
Microprocessor  
Interface  
GEN  
JTAG Test  
RMOD[1:0]  
RERR  
Access Port  
Adapter  
n = port #  
2
 
 
1234567...384

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