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DS2180AQ/T&R

更新时间： 2024-01-04 01:14:14
品牌 Logo 应用领域
美信 - MAXIM 电信电信集成电路
页数 文件大小 规格书
35页 495K
描述
Framer, CMOS, PQCC44, PLASTIC, LCC-44

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DS2180AQ/T&R 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：LCC
包装说明：QCCJ,针数：44
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.23JESD-30 代码：S-PQCC-J44
JESD-609代码：e0长度：16.585 mm
湿度敏感等级：3功能数量：1
端子数量：44最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：240
认证状态：Not Qualified座面最大高度：4.57 mm
标称供电电压：5 V表面贴装：YES
技术：CMOS电信集成电路类型：FRAMER
温度等级：COMMERCIAL端子面层：TIN LEAD
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：20
宽度：16.585 mmBase Number Matches：1

DS2180AQ/T&R 数据手册

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DS2180A  
TRANSMIT PIN DESCRIPTION (40-PIN DIP ONLY) Table 1  
PIN  
SYMBOL  
TYPE  
DESCRIPTION  
1
TMSYNC  
I
Transmit Multiframe Sync. May be pulsed high at multiframe boundaries to  
reinforce multiframe alignment or tied low, which allows internal multiframe  
counter to free run.  
2
TFSYNC  
I
Transmit Frame Sync. Rising edge identifies frame boundary; may be pulsed  
every frame to reinforce internal frame counter or tied low (allowing TMSYNC to  
establish frame and multiframe alignment).  
3
4
TCLK  
I
Transmit Clock. 1.544 MHz primary clock.  
TCHCLK  
O
Transmit Channel Clock. 192 kHz clock which identifies time slot (channel)  
boundaries. Useful for parallel-to-serial conversion of channel data.  
5
6
TSER  
TMO  
I
Transmit Serial Data. NRZ data input, sample on falling edge of TCLK.  
O
Transmit Multiframe Out. Output of internal multiframe counter indicates  
multiframe boundaries. 50% duty cycle.  
7
TSIGSEL  
O
Transmit Signaling Select. .667 kHz clock which identifies signaling frame A and  
C in 193E framing. 1.33 kHz clock in 193S.  
8
9
TSIGFR  
TABCD  
O
I
Transmit Signaling Frame. High during signaling frames, low otherwise.  
Transmit ABCD Signaling. When enabled via TCR.4, sampled during channel  
LSB time in signaling frames on falling edge of TCLK.  
10  
TLINK  
I
Transmit Link Data. Sampled during the F-bit time (falling edge of TCLK) of odd  
frames for insertion into the outgoing data stream (193E-FDL insertion). Sampled  
during the F-bit time of even frames for insertion into the outgoing data (193S-  
External S-Bit insertion).  
11  
12  
13  
TLCLK  
TPOS  
TNEG  
O
O
Transmit Link Clock. 4 kHz demand clock for TLINK input.  
Transmit Bipolar Data Outputs. Updated on rising edge of TCLK.  
PORT PIN DESCRIPTION (40-PIN DIP ONLY) Table 2  
PIN  
SYMBOL  
TYPE  
DESCRIPTION  
14  
O
Receive Alarm Interrupt. Flags host controller during alarm conditions. Active  
low, open drain output.  
INT 1  
15  
16  
SDI1  
SDO1  
I
Serial Data In. Data for onboard registers. Sampled on rising edge of SCLK.  
Serial Data Out. Control and status information from onboard registers. Updated  
O
on falling edge of SCLK, tri-stated during serial port write or when CS is high.  
17  
I
Chip Select. Must be low to write or read the serial port registers.  
CS 1  
SCLK1  
SPS  
18  
19  
I
I
Serial Data Clock. Used to write or read the serial port registers.  
Serial Port Select. Tie to VDD to select serial port. Tie to VSS to select hardware  
mode.  
NOTE:  
1. Multifunction pins. See “Hardware Mode Description."  
3 of 35  
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