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Datasheet > 逻辑 > 触发器/锁存器> DM74LS112AN
DM74LS112AN PDF预览

DM74LS112AN

更新时间： 2024-11-20 23:00:43
品牌 Logo 应用领域
飞兆/仙童 - FAIRCHILD 触发器锁存器逻辑集成电路光电二极管
页数 文件大小 规格书
5页 55K
描述
Dual Negative-Edge-Triggered Master-Slave J-K Flip-Flop with Preset, Clear, and Complementary Outputs

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DM74LS112AN 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIP包装说明：DIP, DIP16,.3
针数：16Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.37
Is Samacsys：N系列：LS
JESD-30 代码：R-PDIP-T16JESD-609代码：e0
长度：19.305 mm逻辑集成电路类型：J-K FLIP-FLOP
最大频率@ Nom-Sup：25000000 Hz最大I（ol）：0.008 A
位数：2功能数量：2
端子数量：16最高工作温度：70 °C
最低工作温度：输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装等效代码：DIP16,.3封装形状：RECTANGULAR
封装形式：IN-LINE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5 V最大电源电流（ICC）：6 mA
传播延迟（tpd）：28 ns认证状态：Not Qualified
座面最大高度：5.08 mm子类别：FF/Latches
最大供电电压 (Vsup)：5.25 V最小供电电压 (Vsup)：4.75 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：TTL温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：NEGATIVE EDGE
宽度：7.62 mm最小 fmax：25 MHz
Base Number Matches：1

DM74LS112AN 数据手册

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August 1986  
Revised March 2000  
DM74LS112A  
Dual Negative-Edge-Triggered Master-Slave J-K Flip-Flop  
with Preset, Clear, and Complementary Outputs  
General Description  
This device contains two independent negative-edge-trig-  
gered J-K flip-flops with complementary outputs. The J and  
K data is processed by the flip-flop on the falling edge of  
the clock pulse. The clock triggering occurs at a voltage  
level and is not directly related to the transition time of the  
falling edge of the clock pulse. Data on the J and K inputs  
may be changed while the clock is HIGH or LOW without  
affecting the outputs as long as the setup and hold times  
are not violated. A low logic level on the preset or clear  
inputs will set or reset the outputs regardless of the logic  
levels of the other inputs.  
Ordering Code:  
Order Number Package Number  
Package Description  
DM74KS112AM  
DM74LS112AN  
M16A  
N16E  
16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150 Narrow  
16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide  
Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.  
Connection Diagram  
Function Table  
Inputs  
Outputs  
PR CLR CLK  
J
X
X
X
L
K
X
X
X
L
Q
H
L
Q
L
L
H
L
H
L
X
X
X
↓
H
L
H (Note 1) H (Note 1)  
H
H
H
H
H
H
H
H
Q0  
H
Q0  
L
↓
H
L
L
↓
H
H
L
H
↓
H
Toggle  
H
H
H
X
X
Q0  
Q0  
H = HIGH Logic Level  
L = LOW Logic Level  
X = Either LOW or HIGH Logic Level  
↓ = Negative Going Edge of Pulse  
Q
= The output logic level before the indicated input conditions were  
0
established.  
Toggle = Each output changes to the complement of its previous level on  
each falling edge of the clock pulse.  
Note 1: This configuration is nonstable; that is, it will not persist when  
preset and/or clear inputs return to their inactive (HIGH) level.  
© 2000 Fairchild Semiconductor Corporation  
DS006382  
www.fairchildsemi.com  
12345

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DM74LS112AN 替代型号

型号 品牌 替代类型 描述 数据表
SN74LS112ANE4 TI

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 DUAL J-K NEGATIVE-EDGE-TRIGGERED FLIP-FLOPS WIITH PRESET AND CLEAR
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 		IC,FLIP-FLOP,DUAL,J/K TYPE,LS-TTL,DIP,16PIN,PLASTIC
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 		IC,FLIP-FLOP,DUAL,J/K TYPE,LS-TTL,DIP,14PIN,CERAMIC

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