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DAC1008D650

更新时间： 2024-02-21 05:39:11
品牌 Logo 应用领域
恩智浦 - NXP /
页数 文件大小 规格书
98页 2645K
描述
Dual 10-bit DAC up to 650 Msps; 2×, 4× or 8× interpolating with JESD204A interface

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DAC1008D650 技术参数

生命周期：Transferred零件包装代码：QFN
包装说明：HVQCCN,针数：64
Reach Compliance Code：unknown风险等级：5.7
Is Samacsys：N最大模拟输出电压：3.47 V
最小模拟输出电压：1.8 V转换器类型：D/A CONVERTER
输入位码：OFFSET BINARY, 2'S COMPLEMENT BINARY输入格式：SERIAL
JESD-30 代码：S-PQCC-N64长度：9 mm
位数：10功能数量：1
端子数量：64最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：HVQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE认证状态：Not Qualified
座面最大高度：1 mm标称安定时间 (tstl)：0.02 µs
标称供电电压：1.8 V表面贴装：YES
温度等级：INDUSTRIAL端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
宽度：9 mmBase Number Matches：1

DAC1008D650 数据手册

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DAC1008D650  
NXP Semiconductors  
2×, 4× or 8× interpolating DAC with JESD204A  
Table 5.  
Characteristics …continued  
VDDA(1V8) = VDDD = 1.7 V to 1.9 V; VDDA(3V3) = 3.0 V to 3.6 V; AGND and GND are shorted together; Tamb = −40 °C to +85 °C;  
typical values measured at VDDA(1V8) = VDDD = 1.8 V; VDDA(3V3) = 3.3 V; Tamb = +25 °C; RL = 50 Ω; IO(fs) = 20 mA; maximum  
sample rate; PLL off unless otherwise specified.  
Symbol  
Parameter  
Conditions  
Test[1]  
Min  
Typ  
Max  
Unit  
Vidth  
input differential  
threshold voltage  
|Vgpd| < 50 mV[4]  
C
−100  
-
+100  
mV  
Ri  
CI  
input resistance  
D
D
-
-
10  
-
-
MΩ  
input capacitance  
0.5  
pF  
Digital inputs (SDO, SDIO, SCLK, SCS_N, RESET_N)  
VIL  
VIH  
IIL  
LOW-level input  
voltage  
C
C
I
GND  
-
0.54  
V
HIGH-level input  
voltage  
1.26  
-
VDDD  
V
LOW-level input  
current  
VIL = 0.54 V  
VIH = 1.26 V  
-
-
1
1
-
-
μA  
μA  
IIH  
HIGH-level input  
current  
I
Digital inputs (Vin_p/Vin_n)[5]  
VI(cm)  
common-mode input  
voltage  
D
D
0.68  
175  
0.78  
-
1.40  
V
VI(dif)(p-p)  
peak-to-peak  
differential input  
voltage  
1000  
mV  
Ztt  
Vtt source impedance  
D
D
-
-
0.7  
-
-
Ω
Ω
ΔZi  
differential input  
impedance  
100  
Digital outputs (SYNC_OUTN/SYNC_OUTP)[6]  
Vo(cm)  
common-mode output  
voltage  
I
I
0.79  
0.12  
1.17  
0.48  
1.46  
0.96  
V
V
Vo(dif)(p-p)  
peak-to-peak  
differential output  
voltage  
Digital inputs/outputs (MDS_N/MDS_P)  
Vo(dif)(p-p)  
peak-to-peak  
differential output  
voltage  
D
-
600  
-
mV  
Co(L)  
CI  
Output load  
capacitance  
between pins GND and  
MDS_N or MDS_P  
D
D
-
-
-
10  
-
pF  
pF  
Input capacitance  
between pins GND and  
MDS_N or MDS_P  
0.3  
Analog outputs (IOUTAP, IOUTAN, IOUTBP, IOUTBN)  
IO(fs)  
full-scale output  
current  
register value = 00h  
(see Table 14 and Table 15)  
D
-
-
1.6  
20  
-
-
mA  
mA  
register = default value  
(see Table 14 and Table 15)  
VO  
Ro  
output voltage  
compliance range  
D
D
1.8  
-
-
VDDA(3V3)  
-
V
output resistance  
250  
kΩ  
DAC1008D650  
All information provided in this document is subject to legal disclaimers.  
© NXP B.V. 2010. All rights reserved.  
Preliminary data sheet  
Rev. 1 — 1 October 2010  
8 of 98  
1...567891011...98

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