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CYII5FM1300AB-SDCES

更新时间： 2024-01-23 21:29:06
品牌 Logo 应用领域
安森美 - ONSEMI 时钟传感器换能器
页数 文件大小 规格书
42页 1774K
描述
CMOS Image Sensor, IMAGE SENSOR-CMOS, 1280(H) X 1024(V) PIXEL, 27fps, 0.50-2.02V, RECTANGULAR, SURFACE MOUNT, ROHS, CERAMIC, BGA-126

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CYII5FM1300AB-SDCES 技术参数

是否Rohs认证： 符合生命周期：Transferred
Reach Compliance Code：compliant风险等级：5.18
其他特性：ELECTRONIC SNAPSHOT SHUTTER, ROLLING SHUTTER阵列类型：FULL FRAME
主体宽度：9.29 mm主体高度：0.83 mm
主体长度或直径：10.15 mm数据速率：40 Mbps
动态范围：64 dB帧速率：27 fps
水平像素：1280外壳：CERAMIC
主时钟：40 MHz安装特点：SURFACE MOUNT
最大工作电流：60 mA最高工作温度：65 °C
最低工作温度：-30 °C光学格式：2/3 inch
输出接口类型：I2C INTERFACE输出范围：0.50-2.02V
输出类型：DIGITAL VOLTAGE封装形状/形式：RECTANGULAR
像素大小：6.7X6.7 µm电源：3.3 V
灵敏度（V / lx.s）：8.4 V/lx.s传感器/换能器类型：IMAGE SENSOR,CMOS
子类别：CCD Image Sensors最大供电电压：4.5 V
最小供电电压：3 V表面贴装：YES
端接类型：SOLDER垂直像素：1024
Base Number Matches：1

CYII5FM1300AB-SDCES 数据手册

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IBIS5-B-1300  
CYII5FM1300AB  
Figure 8. Output Structure  
S
odd  
R
A
1
+
S
even  
+
PXL_OUT  
R
DAC_FINE  
GAIN [0…3]  
unity gain  
DAC_VHIGH  
DAC_FINE [6:0]  
DAC_RAW [6:0]  
DAC_VLOW  
DAC_RAW  
Analog to Digital Converter  
Figure 9. In- and External DAC Connections  
The IBIS5-B-1300 has a 10-bit flash analog digital converter  
running nominally at 40 Msamples/s. The ADC is electrically  
separated from the image sensor. The input of the ADC  
(ADC_IN; pin 69) should be tied externally to the output  
(PXL_OUT1; pin 28) of the output amplifier.  
RDAC_VHIGH  
Table 9. ADC Specifications  
DAC_VHIGH = 3.3V  
external  
Input range  
1–3V[1]  
Quantization  
10 Bits  
internal  
Nominal data rate  
40 Msamples/s  
7.88 kΩ  
RDAC  
DNL (linear conversion mode) Typ. < 0.5 LSB  
internal  
external  
INL (linear conversion mode)  
Input capacitance  
Typ. < 3 LSB  
DAC_VLOW = 0V  
< 20 pF  
Power dissipation @ 40 MHz  
Conversion law  
Typ. 45 mA * 3.3V = 150 mW  
Linear / Gamma-corrected  
RDAC_VLOW  
ADC Timing  
At the rising edge of SYS_CLOCK the next pixel is fed to the  
input of the output amplifier. Due to internal delays of the  
SYS_CLOCK signal it takes approximately 20 ns before the  
output amplifier outputs the analog value of the pixel as shown  
in Figure 10 on page 9.  
The internal resistor RDAC has a value of approximately  
7.88 kΩ.  
The recommend resistor values for both DAC_VLOW and  
The ADC converts the pixel data on the rising edge of the  
ADC_CLOCK but it takes 2 clock cycles before this pixel data  
is at the output of the ADC. This pipeline delay is shown in  
Figure 10.  
DAC_VHIGH are 0Ω.  
Note  
1. The internal ADC range is typically 100 mV lower then the external applied ADC_VHIGH and ADC_VLOW voltages due to voltage drops over parasitic internal  
resistors in the ADC.  
Document #: 38-05710 Rev. *A  
Page 8 of 42  
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