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CYDD04S72V18-200BBC

更新时间： 2023-07-15 00:00:00
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器
页数 文件大小 规格书
48页 959K
描述
Dual-Port SRAM, 64KX72, 9ns, CMOS, PBGA484, 23 X 23 MM, 2.03 MM HEIGHT, 1 MM PITCH, PLASTIC, BGA-484

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CYDD04S72V18-200BBC 数据手册

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PRELIMINARY  
FullFlex  
FullFlex18 DDR 256 Ball BGA (Top View)  
1
2
3
4
5
6
7
8
9
10  
11  
12  
13  
14  
15  
16  
NC  
NC  
NC  
DQ17L DQ16L DQ13L DQ12L  
DQ9L  
DQ9R DQ12R DQ13R DQ16R DQ17R  
NC  
NC  
NC  
A
B
C
D
E
F
NC  
NC  
NC  
NC  
NC  
NC  
DQ15L DQ14L DQ11L DQ10L DQ10R DQ11R DQ14R DQ15R  
[4]  
NC  
NC  
RETR  
WRPR  
CE0R  
CNINTR  
BUSYR  
CR  
NC  
NC  
NC  
NC  
RETL  
INTL  
CQ1L  
CQ1L VC_SEL TRST  
MRST ZQ0R  
VTTL VSS  
CQ1R  
CQ1R  
INTR  
A0L  
A2L  
A4L  
A6L  
A8L  
A10L  
A12L  
A14L  
A1L  
A3L  
A5L  
A7L  
A9L  
A11L  
A13L  
A15L  
WRPL  
VREF VDDIOL LOWSP  
DL  
VSS  
VTTL  
LOWSP VDDIOR VREF  
DR  
A1R  
A3R  
A5R  
A7R  
A9R  
A11R  
A13R  
A15R  
A0R  
A2R  
A4R  
A6R  
A8R  
A10R  
A12R  
A14R  
A16R  
CE0L  
CE1L VDDIOL VDDIOL VDDIOL VCORE VCORE VDDIOR VDDIOR VDDIOR CE1R  
CNINTL  
NC  
NC  
VDDIOL VDDIOL  
[4]  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS VDDIOR  
VSS VDDIOR  
NC  
NC  
BUSYL  
ZQ0L  
VSS  
VSS  
VSS  
VSS  
VSS  
G
H
J
CL  
VTTL VCORE  
VSS  
VSS  
VCORE VTTL  
CL  
PORTST VCORE  
D1L  
VCORE PORTST  
D1R  
CR  
OEL  
BE1L VDDIOL  
VSS VDDIOR BE1R  
OER  
K
L
ADSL  
BE0L VDDIOL  
VSS VDDIOR VDDIOR BE0R  
ADSR  
[12]  
[12]  
A16L A17L  
[11]  
RWL  
CQENL VDDIOL VDDIOL VDDIOL VCORE VCORE VDDIOR VDDIOR VDDIOR CQENR RWR A17R  
M
N
P
R
T
[4]  
[4]  
[11]  
A18L  
NC  
NC  
NC  
NC  
NC  
CNTMS VREF PORTST READYL ZQ1L  
VTTL  
TMS  
VTTL ZQ1R  
READY PORTST VREF CNTMS  
NC  
A18R  
KL  
D0L  
R
D0R  
KR  
CNTENL CNTRST CQ0L  
L
CQ0L  
DQ5L  
DQ4L  
TCK  
TDO  
DQ1R  
DQ0R  
TDI  
CQ0R  
CQ0R CNTRST CNTEN  
NC  
NC  
NC  
NC  
NC  
NC  
R
R
NC  
NC  
NC  
DQ6L  
DQ2L  
DQ3L  
DQ1L  
DQ0L  
DQ2R  
DQ3R  
DQ5R  
DQ4R  
DQ6R  
DQ7R  
NC  
NC  
NC  
NC  
DQ8L  
DQ7L  
DQ8R  
NC  
Note:  
11. Leave this ball unconnected for CYDD09S18V18 and CYDD04S18V18.  
12. Leave this ball unconnected for CYDD04S18V18.  
Table 1. Selection Guide  
-200[13,14,16,17  
]
-250[13,15,17]  
250  
-167[13,14]  
167  
Unit  
MHz  
ns  
fMAX  
200  
3.3  
0.50  
TBD  
TBD  
SDR Max. Access Time (Clock to Data)  
DDR Max. Access Time (Clock to Data)  
Typical Operating Current ICC  
2.64  
0.50  
TBD  
TBD  
4.0  
0.50  
ns  
TBD  
TBD  
mA  
mA  
Typical Standby Current for ISB3 (Both Ports CMOS Level)  
Notes:  
13. SDR mode with two pipeline stages.  
14. DDR mode with 2.5 pipeline stages.  
15. In SDR mode, these parameters apply for the 1.8V LVCMOS and HSTL.  
16. In DDR mode, these parameters apply for the 1.8V LVCMOS and HSTL.  
17. There is a speed bin drop for a 1.5V Core voltage.  
18. These parameters apply for the 1.5V Core voltage only.  
Document #: 38-06072 Rev. *E  
Page 7 of 48  
1...45678910...48

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