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| 是否Rohs认证： | 不符合 | 生命周期： | Obsolete |
| 零件包装代码： | SOJ | 包装说明： | PLASTIC, SOJ-24 |
| 针数： | 24 | Reach Compliance Code： | not_compliant |
| ECCN代码： | EAR99 | HTS代码： | 8542.32.00.41 |
| 风险等级： | 5.8 | Is Samacsys： | N |
| 最长访问时间： | 45 ns | 其他特性： | AUTOMATIC POWER-DOWN |
| I/O 类型： | COMMON | JESD-30 代码： | R-PDSO-J24 |
| JESD-609代码： | e0 | 长度： | 15.367 mm |
| 内存密度： | 65536 bit | 内存集成电路类型： | STANDARD SRAM |
| 内存宽度： | 4 | 功能数量： | 1 |
| 端口数量： | 1 | 端子数量： | 24 |
| 字数： | 16384 words | 字数代码： | 16000 |
| 工作模式： | ASYNCHRONOUS | 最高工作温度： | 70 °C |
| 最低工作温度： | 组织： | 16KX4 | |
| 输出特性： | 3-STATE | 可输出： | YES |
| 封装主体材料： | PLASTIC/EPOXY | 封装代码： | SOJ |
| 封装等效代码： | SOJ24,.34 | 封装形状： | RECTANGULAR |
| 封装形式： | SMALL OUTLINE | 并行/串行： | PARALLEL |
| 电源： | 5 V | 认证状态： | Not Qualified |
| 座面最大高度： | 3.556 mm | 最大待机电流： | 0.02 A |
| 最小待机电流： | 4.5 V | 子类别： | SRAMs |
| 最大压摆率： | 0.05 mA | 最大供电电压 (Vsup)： | 5.5 V |
| 最小供电电压 (Vsup)： | 4.5 V | 标称供电电压 (Vsup)： | 5 V |
| 表面贴装： | YES | 技术： | CMOS |
| 温度等级： | COMMERCIAL | 端子面层： | Tin/Lead (Sn/Pb) |
| 端子形式： | J BEND | 端子节距： | 1.27 mm |
| 端子位置： | DUAL | 宽度： | 7.5057 mm |
| Base Number Matches： | 1 |
| 型号 | 品牌 | 获取价格 | 描述 | 数据表 |
| CY7C166-45VCR | CYPRESS |
获取价格 |
Standard SRAM, 16KX4, 45ns, CMOS, PDSO24, PLASTIC, SOJ-24 |
|
| CY7C166-45VCT | CYPRESS |
获取价格 |
Standard SRAM, 16KX4, 45ns, CMOS, PDSO24, PLASTIC, SOJ-24 |
|
| CY7C166-55DMB | CYPRESS |
获取价格 |
Standard SRAM, 16KX4, 55ns, CMOS, CDIP24 |
|
| CY7C1665KV18 | CYPRESS |
获取价格 |
144-Mbit QDR® II SRAM Four-Word Burst Archit |
|
| CY7C1665KV18-550BZXC | CYPRESS |
获取价格 |
144-Mbit QDR® II SRAM Four-Word Burst Archit |
|
| CY7C1665KV18-550BZXC | INFINEON |
获取价格 |
Synchronous SRAM |
|
| CY7C1668KV18 | CYPRESS |
获取价格 |
144-Mbit DDR II SRAM Two-Word Burst Architecture (2.5 Cycle Read Latency) |
|
| CY7C1668KV18-450BZXC | CYPRESS |
获取价格 |
144-Mbit DDR II SRAM Two-Word Burst Architecture (2.5 Cycle Read Latency) |
|
| CY7C1668KV18-450BZXC | INFINEON |
获取价格 |
DDR-II+ CIO |
|
| CY7C1668KV18-550BZXC | CYPRESS |
获取价格 |
144-Mbit DDR II SRAM Two-Word Burst Architecture (2.5 Cycle Read Latency) |
|
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