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Datasheet > 存储 > SRAM> CY7C1041B-15VCT
CY7C1041B-15VCT PDF预览

CY7C1041B-15VCT

更新时间： 2024-02-26 18:45:35
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 存储内存集成电路静态存储器光电二极管
页数 文件大小 规格书
11页 253K
描述
Standard SRAM, 256KX16, 15ns, CMOS, PDSO44, 0.400 INCH, PLASTIC, SOJ-44

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CY7C1041B-15VCT 技术参数

生命周期：Obsolete零件包装代码：TSOP2
包装说明：TSOP2,针数：44
Reach Compliance Code：unknownECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.09
最长访问时间：15 nsJESD-30 代码：R-PDSO-G44
JESD-609代码：e3/e4长度：18.415 mm
内存密度：4194304 bit内存集成电路类型：STANDARD SRAM
内存宽度：16功能数量：1
端子数量：44字数：262144 words
字数代码：256000工作模式：ASYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：256KX16封装主体材料：PLASTIC/EPOXY
封装代码：TSOP2封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE并行/串行：PARALLEL
认证状态：Not Qualified座面最大高度：1.194 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：MATTE TIN/NICKEL PALLADIUM GOLD端子形式：GULL WING
端子节距：0.8 mm端子位置：DUAL
宽度：10.16 mmBase Number Matches：1

CY7C1041B-15VCT 数据手册

 浏览型号CY7C1041B-15VCT的Datasheet PDF文件第1页浏览型号CY7C1041B-15VCT的Datasheet PDF文件第2页浏览型号CY7C1041B-15VCT的Datasheet PDF文件第3页浏览型号CY7C1041B-15VCT的Datasheet PDF文件第5页浏览型号CY7C1041B-15VCT的Datasheet PDF文件第6页浏览型号CY7C1041B-15VCT的Datasheet PDF文件第7页 
CY7C1041B  
Switching Characteristics[4] Over the Operating Range  
7C1041B-12  
7C1041B-15  
7C1041B-17  
Parameter  
Read Cycle  
tpower  
tRC  
tAA  
tOHA  
Description  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
VCC(typical) to the First Access[5]  
Read Cycle Time  
1
12  
1
15  
1
17  
µs  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
Address to Data Valid  
Data Hold from Address Change  
CE LOW to Data Valid  
OE LOW to Data Valid  
OE LOW to Low Z  
OE HIGH to High Z[6, 7]  
CE LOW to Low Z[7]  
CE HIGH to High Z[6, 7]  
CE LOW to Power-Up  
CE HIGH to Power-Down  
Byte Enable to Data Valid  
Byte Enable to Low Z  
Byte Disable to High Z  
12  
15  
17  
3
3
3
tACE  
tDOE  
12  
6
15  
7
17  
7
tLZOE  
tHZOE  
tLZCE  
tHZCE  
tPU  
tPD  
tDBE  
tLZBE  
tHZBE  
Write Cycle[8, 9]  
0
3
0
0
3
0
0
3
0
6
6
7
7
7
7
12  
6
15  
7
17  
7
0
0
0
6
7
7
tWC  
tSCE  
tAW  
tHA  
tSA  
tPWE  
tSD  
tHD  
tLZWE  
tHZWE  
tBW  
Write Cycle Time  
CE LOW to Write End  
Address Set-Up to Write End  
Address Hold from Write End  
Address Set-Up to Write Start  
WE Pulse Width  
Data Set-Up to Write End  
Data Hold from Write End  
WE HIGH to Low Z[7]  
WE LOW to High Z[6, 7]  
Byte Enable to End of Write  
12  
10  
10  
0
0
10  
7
15  
12  
12  
0
0
12  
8
17  
14  
14  
0
0
14  
8
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
0
3
0
3
0
3
6
7
7
10  
12  
12  
Notes:  
4. Test conditions assume signal transition time of 3 ns or less, timing reference levels of 1.5V, input pulse levels of 0 to 3.0V, and output loading of the specified  
I
/I and 30-pF load capacitance.  
OL OH  
5. This part has a voltage regulator which steps down the voltage from 5V to 3.3V internally. t  
started.  
time has to be provided initially before a read/write operation is  
power  
6. t  
, t  
, and t  
are specified with a load capacitance of 5 pF as in part (b) of AC Test Loads. Transition is measured ±500 mV from steady-state voltage.  
HZOE HZCE  
HZWE  
7. At any given temperature and voltage condition, t  
is less than t  
, t  
is less than t  
, and t  
is less than t  
for any given device.  
HZCE  
LZCE HZOE  
LZOE  
HZWE  
LZWE  
8. The internal write time of the memory is defined by the overlap of CELOW, and WE LOW. CE and WE must be LOW to initiate a write, and the transition of either of these  
signals can terminate the write. The input data set-up and hold timing should be referenced to the leading edge of the signal that terminates the write.  
9. The minimum write cycle time for Write Cycle no. 3 (WE controlled, OE LOW) is the sum of t  
and t  
.
SD  
HZWE  
Document #: 38-05142 Rev. *A  
Page 4 of 11  
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