CY7B9911V-7JXC

更新时间： 2024-01-06 11:04:47

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赛普拉斯 - CYPRESS		时钟
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描述
High Speed Low Voltage Programmable Skew Clock Buffer

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CY7B9911V-7JXC 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFJ
包装说明：	QCCJ,	针数：	32
Reach Compliance Code：	unknown	风险等级：	5.68
系列：	7B	输入调节：	STANDARD
JESD-30 代码：	R-PQCC-J32	JESD-609代码：	e3
长度：	13.97 mm	逻辑集成电路类型：	LOW SKEW CLOCK DRIVER
湿度敏感等级：	3	功能数量：	1
反相输出次数：		端子数量：	32
实输出次数：	8	最高工作温度：	70 °C
最低工作温度：		封装主体材料：	PLASTIC/EPOXY
封装代码：	QCCJ	封装形状：	RECTANGULAR
封装形式：	CHIP CARRIER	峰值回流温度（摄氏度）：	260
认证状态：	COMMERCIAL	Same Edge Skew-Max（tskwd）：	0.7 ns
座面最大高度：	3.55 mm	最大供电电压 (Vsup)：	3.63 V
最小供电电压 (Vsup)：	2.97 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	TTL
温度等级：	COMMERCIAL	端子面层：	MATTE TIN
端子形式：	J BEND	端子节距：	1.27 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	20
宽度：	11.43 mm	最小 fmax：	110 MHz
Base Number Matches：	1

CY7B9911V-7JXC 数据手册

CY7B9911V

3.3V RoboClock+™

High Speed Low Voltage Programmable Skew

Clock Buffer

Features

Functional Description

■ All output pair skew <100 ps typical (250 max)

■ 3.75 to 110 MHz output operation

The CY7B9911V 3.3V RoboClock+™ High Speed Low

Voltage Programmable Skew Clock Buffer (LVPSCB) offers

user selectable control over system clock functions. These

multiple output clock drivers provide the system integrator with

functions necessary to optimize the timing of high perfor-

mance computer systems. Each of the eight individual drivers,

arranged in four pairs of user controllable outputs, can drive

terminated transmission lines with impedances as low as 50Ω.

■ User selectable output functions

❐ Selectable skew to 18 ns

❐ Inverted and non-inverted

❐ Operation at ¹⁄₂and ¹⁄₄input frequency

❐ Operation at 2x and 4x input frequency (input as low as

3.75 MHz)

They deliver minimal and specified output skews and full swing logic

levels (LVTTL).

■ Zero input-to-output delay

■ 50% duty cycle outputs

Each output is hardwired to one of nine delay or function

configurations. Delay increments of 0.7 to 1.5 ns are deter-

mined by the operating frequency with outputs that can skew

up to ±6 time units from their nominal “zero” skew position. The

completely integrated PLL allows external load and cancels

the transmission line delay effects. When this “zero delay”

capability of the LVPSCB is combined with the selectable

output skew functions, you can create output-to-output delays

of up to ±12 time units.

■ LVTTL outputs drive 50Ω terminated lines

■ Operates from a single 3.3V supply

■ Low operating current

■ 32-pin PLCC package

■ Jitter 100 ps (typical)

Divide-by-two and divide-by-four output functions are provided

for additional flexibility in designing complex clock systems.

When combined with the internal PLL, these divide functions

allow distribution of a low frequency clock that are multiplied

by two or four at the clock destination. This facility minimizes

clock distribution difficulty enabling maximum system clock

speed and flexibility.

Logic Block Diagram

TEST

PHASE

VCO AND

TIME UNIT

GENERATOR

FREQ

DET

FILTER

REF

4Q0

4Q1

4F0

4F1

SELECT

INPUTS

(THREE

LEVEL)

SKEW

SELECT

MATRIX

3Q0

3Q1

3F0

3F1

2Q0

2Q1

2F0

2F1

1Q0

1Q1

1F0

1F1

Cypress Semiconductor Corporation

Document Number: 38-07408 Rev. *D

•

198 Champion Court

•

San Jose, CA 95134-1709

•

408-943-2600

Revised June 20, 2007

12 3 4 5 6 7...14

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