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CXD2586R PDF预览

CXD2586R

更新时间： 2024-01-12 03:01:56
品牌 Logo 应用领域
索尼 - SONY 消费电路商用集成电路数字信号处理器
页数 文件大小 规格书
127页 1684K
描述
CD Digital Signal Processor with Built-in Digital Servo and DAC

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CXD2586R 技术参数

生命周期：Obsolete零件包装代码：QFP
包装说明：LFQFP, QFP144,.87SQ,20针数：144
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.84Is Samacsys：N
商用集成电路类型：CONSUMER CIRCUITJESD-30 代码：S-PQFP-G144
长度：20 mm功能数量：1
端子数量：144最高工作温度：75 °C
最低工作温度：-20 °C封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装等效代码：QFP144,.87SQ,20
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
电源：5 V认证状态：Not Qualified
座面最大高度：1.7 mm子类别：Other Consumer ICs
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL EXTENDED端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
宽度：20 mmBase Number Matches：1

CXD2586R 数据手册

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CXD2586R/-1  
Pin  
No.  
Symbol  
I/O  
1, 0  
Description  
76  
77  
2/3 frequency division output for MCLK pin. Does not change with variable pitch.  
1/4 frequency division output for MCLK pin. Changes with variable pitch.  
16.9344MHz output. Changes simultaneously with variable pitch.  
Digital Out on/off control. (low: off, high: on)  
Digital Out output pin.  
FSTO  
C4M  
O
O
O
I
1, 0  
1, 0  
78  
C16M  
MD2  
79  
80  
DOUT  
DVSS2  
MUTE  
WFCK  
SCOR  
SBSO  
EXCK  
SQSO  
SQCK  
SENS  
XRST  
DIRC  
SCLK  
DFSW  
ATSK  
DATA  
XLAT  
CLOK  
COUT  
DVDD2  
MIRR  
DFCT  
FOK  
O
1, 0  
81  
Digital GND.  
82  
Mute (low: off, high: on)  
I
O
O
O
I
83  
WFCK (Write Flame Clock) output.  
Outputs a high signal when either subcode sync S0 or S1 is detected.  
Sub P to W serial output.  
1, 0  
1, 0  
1, 0  
84  
85  
86  
SBSO readout clock input.  
87  
Sub Q 80-bit and PCM peak and level data 16-bit output.  
SQSO readout clock input.  
O
I
1, 0  
1, 0  
88  
89  
SENS output to CPU.  
O
I
91  
System reset. Reset when low.  
92  
Used during 1-track jumps.  
I
93  
SENS serial data readout clock input.  
DFCT switching pin. High: DFCT countermeasure circuit off.  
Anti-shock pin.  
I
94  
I
95  
I
96  
Serial data input from CPU.  
I
97  
Latch input from CPU. Serial data is latched at the falling edge.  
Serial data transfer clock input from CPU.  
Track count signal output.  
I
98  
I
99  
O
1, 0  
101  
102  
103  
104  
105  
106  
107  
108  
110  
111  
Digital power supply.  
Mirror signal output.  
O
O
O
1, 0  
1, 0  
1, 0  
Defect signal output.  
Focus OK signal output.  
Test pin. Not connected.  
TESTA  
PWMI  
FSW  
Spindle motor external pin input.  
I
Spindle motor output filter switching output.  
Spindle motor on/off control output.  
Spindle motor servo control output.  
Spindle motor servo control output.  
O
O
O
O
Z, 0  
1, 0  
1, 0  
1, 0  
MON  
MDP  
MDS  
GFS is sampled at 460Hz; when GFS is high, this pin outputs a high signal.  
If GFS is low eight consecutive samples, this pin outputs low.  
112  
LOCK  
O
1, 0  
113  
114  
115  
Disc innermost track detection signal input.  
SSTP  
SFDR  
SRON  
I
Sled drive output.  
Sled drive output.  
– 6 –  
O
O
1, 0  
1, 0  
1...3456789...127

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