Datasheet > 信号电路 > 锁相环或频率合成电路> CS2100P-DZZR

CS2100P-DZZR

更新时间： 2024-01-24 14:55:25

品牌	Logo	应用领域
凌云 - CIRRUS		时钟
页数	文件大小	规格书
32页	270K
描述
Phase Locked Loop, Hybrid, PDSO10, 3 MM, LEAD FREE, MO-187, MSOP-10

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CS2100P-DZZR 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	TSSOP, TSSOP10,.19,20	Reach Compliance Code：	compliant
风险等级：	5.7	模拟集成电路 - 其他类型：	PHASE LOCKED LOOP
JESD-30 代码：	S-PDSO-G10	长度：	3 mm
功能数量：	1	端子数量：	10
最高工作温度：	105 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP10,.19,20	封装形状：	SQUARE
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	NOT SPECIFIED
座面最大高度：	1.1 mm	最大供电电流 (Isup)：	18 mA
最大供电电压 (Vsup)：	3.5 V	最小供电电压 (Vsup)：	3.1 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	HYBRID	温度等级：	AUTOMOTIVE
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	3 mm	Base Number Matches：	1

CS2100P-DZZR 数据手册

CS2100-CP

8.6

Function Configuration 1 (Address 16h)

ClkSkipEn

AuxLockCfg

Reserved

RefClkDiv1

RefClkDiv0

Reserved

8.6.1

Clock Skip Enable (ClkSkipEn)

This bit enables clock skipping mode for the PLL and allows the PLL to maintain lock even when the

CLK_IN has missing pulses.

ClkSkipEn

PLL Clock Skipping Mode

Disabled.

Enabled.

Application:

“CLK_IN Skipping Mode” on page 14

Note:

must be < 80 kHz and re-applied within 20 ms to use this feature.

CLK_IN

8.6.2

AUX PLL Lock Output Configuration (AuxLockCfg)

When the AUX_OUT pin is configured as a lock indicator (AuxOutSrc[1:0] = 11), this bit configures the

AUX_OUT driver to either push-pull or open drain. It also determines the polarity of the lock signal. If

AUX_OUT is configured as a clock output, the state of this bit is disregarded.

AuxLockCfg

AUX_OUT Driver Configuration

Push-Pull, Active High (output ‘high’ for unlocked condition, ‘low’ for locked condition).

Open Drain, Active Low (output ‘low’ for unlocked condition, high-Z for locked condition).

“Auxiliary Output” on page 20

Application:

Note: AUX_OUT is an unlock indicator, signalling an error condition when the PLL is unlocked. There-

fore, the pin polarity is defined relative to the unlock condition.

8.6.3

Reference Clock Input Divider (RefClkDiv[1:0])

Selects the input divider for the timing reference clock.

RefClkDiv[1:0]

Reference Clock Input Divider

REF_CLK Frequency Range

32 MHz to 75 MHz (50 MHz with XTI)

16 MHz to 37.5 MHz

÷ 4.

÷ 2.

÷ 1.

8 MHz to 18.75 MHz

Reserved.

Application:

“Internal Timing Reference Clock Divider” on page 13

DS840F1

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