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CDK1301ITQ44

更新时间： 2024-02-20 04:42:34

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CADEKA		转换器
页数	文件大小	规格书
12页	1980K
描述
8-bit, 250 MSPS A/D Converter with Demuxed Outputs REV 1A

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CDK1301ITQ44 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	包装说明：	LQFP,
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.83	最大模拟输入电压：	0.512 V
最小模拟输入电压：	-0.512 V	转换器类型：	ADC, PROPRIETARY METHOD
JESD-30 代码：	S-PQFP-G44	JESD-609代码：	e3
长度：	10 mm	最大线性误差 (EL)：	0.8398%
湿度敏感等级：	1	模拟输入通道数量：	1
位数：	8	功能数量：	1
端子数量：	44	最高工作温度：	85 °C
最低工作温度：	-40 °C	输出位码：	BINARY
输出格式：	PARALLEL	封装主体材料：	PLASTIC/EPOXY
封装代码：	LQFP	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE	峰值回流温度（摄氏度）：	260
采样速率：	250 MHz	采样并保持/跟踪并保持：	TRACK
座面最大高度：	1.6 mm	表面贴装：	YES
技术：	BICMOS	温度等级：	INDUSTRIAL
端子面层：	MATTE TIN	端子形式：	GULL WING
端子节距：	0.8 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	40	宽度：	10 mm
Base Number Matches：	1

CDK1301ITQ44 数据手册

Data Sheet

Pin Conﬁguration

TQFP-44

CDK1301

Pin Assignments

Pin No.

Pin Name

Description

V_IN+

V_IN-

Non-inverted analog input; nominally 1V_pp; 100k pullup to V_ccand 100k pulldown to AGND, internally

Inverted analog input; nominally 1V_pp; 100k pullup to V_ccand 100k pulldown to AGND, internally

Data output bank A; 3V/5V LVCMOS compatible

16-9

19-26

DA₀–DA₇

DB₀–DB₇

DCLK_OUT

CLK

Data output bank B; 3V/5V LVCMOS compatible

Non-inverted data output clock; 3v/5v 3V/5V LVCMOS compatible

Inverted data output clock; 3V/5V LVCMOS compatible

Non-inverted clock input pin; 100k pulldown to AGND, internally

CLK

Inverted clock input pin; 17.5k pullup to V and 7.5k pulldown to AGND, internally

RESET synchronizes the data sampling and data output bank relationship when in dual channel

mode (DMODE₁= 0); 100k pulldown to AGND, internally

RESET

Inverted RESET input pin; 17.5k pullup to V and 7.5 pulldown to AGND, internally

Internally: 100k pulldown to AGND on DMODE₁50k pullup to V on DMODE₂

Data output mode pins: DMODE₁= 0, DMODE₂= 0: parallel dual channel output

DMODE₁= 0, DMODE₂= 1: interleaved dual channel output

32, 31

DMODE_1,2

DMODE₁= 1, DMODE₂= x: single channel data output on bank a (125 MSPS max)

Power-Down pin; PD = 1 for Power-Down mode. Outputs set to high impedance in Power-Down

mode; 100k pulldown to AGND, internally

V_CM

2.5V common mode voltage reference output

35, 36,

42, 43

AV_CC

+5V analog supply

7, 17, 30

OV_DD

+3V/+5V digital output supply

1, 33, 34,

38, 41, 44

AGND

DGND

Analog ground

Digital ground

8, 18, 29

www.cadeka.com

123 4 5 6 7...12

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型号	品牌	获取价格	描述	数据表
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