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AX1000-2FG8966I PDF预览

AX1000-2FG8966I

更新时间： 2024-12-01 21:06:15
品牌 Logo 应用领域
ACTEL 栅可编程逻辑
页数 文件大小 规格书
180页 4564K
描述
Field Programmable Gate Array, 18144-Cell, CMOS, PBGA896,

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AX1000-2FG8966I 技术参数

是否Rohs认证： 不符合生命周期：Transferred
Reach Compliance Code：unknown风险等级：5.91
JESD-30 代码：S-PBGA-B896JESD-609代码：e0
湿度敏感等级：3输入次数：516
逻辑单元数量：18144输出次数：516
端子数量：896最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：BGA封装等效代码：BGA896,30X30,40
封装形状：SQUARE封装形式：GRID ARRAY
电源：1.5,1.5/3.3,2.5/3.3 V可编程逻辑类型：FIELD PROGRAMMABLE GATE ARRAY
认证状态：Not Qualified子类别：Field Programmable Gate Arrays
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：BALL端子节距：1 mm
端子位置：BOTTOMBase Number Matches：1

AX1000-2FG8966I 数据手册

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Advanced v1.3  
Axcelerator Family FPGAs  
u
e
– Voltage-Referenced I/O Standards: GTL+, HSTL Class 1,  
SSTL2 Class 1 and 2, SSTL3 Class 1 and 2  
Leading-Edge Performance  
• 350+ MHz System Performance  
– Registered I/Os with 64-bit Deep FIFO on Each Pin  
("PerPin FIFO")  
– Hot-Swap Compliant I/Os (Except PCI)  
– Programmable Slew Rate and Drive Strength on Outputs  
– Programmable Delay and Weak Pull-Up/Pull-Down  
Circuits on Inputs  
• 500+ MHZ Internal Performance  
• High-Performance Embedded FIFOs  
• 700Mb/s LVDS Capable I/Os  
Specifications  
• Up to 2 Million Equivalent System Gates  
• Up to 684 I/Os  
• Embedded Memory:  
• Up to 10,752 Dedicated Flip-Flops  
– Variable-Aspect 4,608-bit RAM Blocks (x1, x2, x4, x9, x18,  
x36 Organizations Available)  
– Independent, Width-Configurable Read and Write Ports  
– Programmable Embedded FIFO Control Logic  
– ROM Emulation Capability  
• Up to 339kbits Embedded SRAM/FIFO  
• Manufactured on Advanced 0.15µm CMOS Antifuse Process  
Technology, 7 Layers of Metal  
Features  
• Single-Chip, Nonvolatile Solution  
• Up to 100% Resource Utilization with 100% Pin Locking  
• 1.5V Core Voltage for Low Power  
• Footprint Compatible Packaging  
• Segmentable Clock Resources  
• Embedded Phase-Locked Loop:  
– 14-200 MHz Input Range  
– Frequency Synthesis Capabilities up to 1 GHz  
• Deterministic, User-Controllable Timing  
• Unique In-System Diagnostic and Debug Capability with Actel  
Silicon Explorer II  
• Boundary-Scan Testing Compliant with IEEE Standard 1149.1  
(JTAG)  
• Flexible, Multi-Standard I/Os:  
– 1.5V, 1.8V, 2.5V, 3.3V Mixed Voltage Operation  
– Bank-Selectable I/Os – 8 Banks per Chip  
– Single-Ended I/O Standards: LVTTL, LVCMOS, 3.3V PCI,  
and 3.3V PCI-X  
• FuseLockTM Secure Programming Technology Prevents  
Reverse Engineering and Design Theft  
– Differential I/O Standards: LVPECL and LVDS  
Axcelerator Family Product Profile  
Device  
AX125  
125,000  
82,000  
AX250  
250,000  
154,000  
AX500  
500,000  
286,000  
AX1000  
1,000,000  
612,000  
AX2000  
2,000,000  
1,060,000  
Capacity (in Equivalent System Gates)  
Typical Gates  
Modules  
Register (R-cells)  
Combinatorial (C-cells)  
Maximum Flip-Flops  
Embedded RAM/FIFO  
Number of Core RAM Blocks  
Total Bits of Core RAM  
Number of PerPin FIFOs  
Total PerPin FIFO Bits  
Total Embedded RAM Bits  
Clocks (Segmentable)  
Hardwired  
672  
1,344  
1,344  
1,408  
2,816  
2,816  
2,688  
5,376  
5,376  
6,048  
12,096  
12,096  
10,752  
21,504  
21,504  
4
12  
16  
36  
64  
18,432  
168  
55,296  
248  
73,728  
336  
165,888  
516  
294,912  
684  
10,752  
29,184  
15,872  
71,168  
21,504  
95,232  
33,024  
198,912  
43,776  
338,688  
4
4
8
4
4
8
4
4
8
4
4
8
4
4
8
Routed  
PLLs  
I/Os  
I/O Banks  
8
8
168  
84  
504  
8
8
248  
124  
744  
8
16  
336  
168  
1008  
8
24  
516  
258  
1548  
8
32  
684  
342  
2052  
I/O Blocks  
Maximum User I/Os  
Maximum LVDS Channels  
Total I/O Registers  
Package  
CSP  
180  
PQFP  
208  
208  
BGA  
729  
484, 676, 896  
FBGA  
256, 324  
256, 484  
484, 676  
896, 1152  
February 2003  
1
© 2003 Actel Corporation  
*See Actel’s website for the latest version of the datasheet.  
1234567...180

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