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AT89C51CC01 PDF预览

AT89C51CC01

更新时间： 2024-02-24 16:05:45
品牌 Logo 应用领域
爱特美尔 - ATMEL 闪存微控制器
页数 文件大小 规格书
170页 1936K
描述
Enhanced 8-bit Microcontroller with CAN Controller and Flash Memory

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AT89C51CC01 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Active包装说明：GREEN, PLASTIC, LCC-44
Reach Compliance Code：compliantFactory Lead Time：11 weeks
风险等级：1.34Is Samacsys：N
具有ADC：YES地址总线宽度：16
位大小：8CPU系列：8051
最大时钟频率：40 MHzDAC 通道：NO
DMA 通道：NO外部数据总线宽度：8
JESD-30 代码：S-PQCC-J44JESD-609代码：e3
长度：16.5481 mm湿度敏感等级：2
I/O 线路数量：34端子数量：44
最高工作温度：85 °C最低工作温度：-40 °C
PWM 通道：YES封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC44,.7SQ
封装形状：SQUARE封装形式：CHIP CARRIER
峰值回流温度（摄氏度）：245电源：3.3/5 V
认证状态：Not QualifiedRAM（字节）：256
ROM（单词）：32768ROM可编程性：FLASH
座面最大高度：4.57 mm速度：40 MHz
子类别：Microcontrollers最大压摆率：31 mA
最大供电电压：5.5 V最小供电电压：3 V
标称供电电压：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：16.5481 mm
uPs/uCs/外围集成电路类型：MICROCONTROLLERBase Number Matches：1

AT89C51CC01 数据手册

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Features  
• 80C51 Core Architecture  
• 256 Bytes of On-chip RAM  
• 1K Bytes of On-chip XRAM  
• 32K Bytes of On-chip Flash Memory  
– Data Retention: 10 Years at 85°C  
Erase/Write Cycle: 100K  
• Boot Code Section with Independent Lock Bits  
• 2K Bytes of On-chip Flash for Bootloader  
• In-System Programming by On-Chip Boot Program (CAN, UART) and IAP Capability  
• 2K Bytes of On-chip EEPROM  
Erase/Write Cycle: 100K  
• 14-sources 4-level Interrupts  
Enhanced 8-bit  
Microcontroller  
with CAN  
Controller and  
Flash Memory  
• Three 16-bit Timers/Counters  
• Full Duplex UART Compatible 80C51  
• Maximum Crystal Frequency 40 MHz, in X2 Mode, 20 MHz (CPU Core, 20 MHz)  
• Five Ports: 32 + 2 Digital I/O Lines  
• Five-channel 16-bit PCA with:  
– PWM (8-bit)  
– High-speed Output  
– Timer and Edge Capture  
• Double Data Pointer  
• 21-bit Watchdog Timer (7 Programmable Bits)  
• A 10-bit Resolution Analog to Digital Converter (ADC) with 8 Multiplexed Inputs  
• Full CAN Controller:  
T89C51CC01  
AT89C51CC01  
– Fully Compliant with CAN Rev2.0A and 2.0B  
– Optimized Structure for Communication Management (Via SFR)  
– 15 Independent Message Objects:  
Each Message Object Programmable on Transmission or Reception  
Individual Tag and Mask Filters up to 29-bit Identifier/Channel  
8-byte Cyclic Data Register (FIFO)/Message Object  
16-bit Status and Control Register/Message Object  
16-bit Time-Stamping Register/Message Object  
CAN Specification 2.0 Part A or 2.0 Part B Programmable for Each Message  
Object  
Access to Message Object Control and Data Registers Via SFR  
Programmable Reception Buffer Length Up To 15 Message Objects  
Priority Management of Reception of Hits on Several Message Objects at the  
Same Time (Basic CAN Feature)  
Priority Management for Transmission  
Message Object Overrun Interrupt  
– Supports:  
Time Triggered Communication  
Autobaud and Listening Mode  
Programmable Automatic Reply Mode  
– 1-Mbit/s Maximum Transfer Rate at 8 MHz (1) Crystal Frequency in X2 Mode  
– Readable Error Counters  
– Programmable Link to On-chip Timer for Time Stamping and Network  
Synchronization  
– Independent Baud Rate Prescaler  
– Data, Remote, Error and Overload Frame Handling  
• On-chip Emulation Logic (Enhanced Hook System)  
• Power Saving Modes:  
– Idle Mode  
– Power-down Mode  
Rev. 4129L–CAN–08/05  
1.  
At BRP = 1 sampling point will be fixed.  
1
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型号 品牌 获取价格 描述 数据表
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