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AT88SC3216C

更新时间： 2024-02-08 02:11:50
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爱特美尔 - ATMEL /
页数 文件大小 规格书
21页 203K
描述
CryptoMemory 32 Kbit

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AT88SC3216C 技术参数

是否Rohs认证： 不符合生命周期：Active
包装说明：WAFERReach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.32.00.51
风险等级：5.83Is Samacsys：N
其他特性：ALSO SUPPORTS SYNCHRONOUS OPERATION最大时钟频率 (fCLK)：1 MHz
JESD-30 代码：X-XUUC-NJESD-609代码：e0
内存密度：32768 bit内存集成电路类型：EEPROM
内存宽度：1功能数量：1
字数：32768 words字数代码：32000
工作模式：ASYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：32KX1
封装主体材料：UNSPECIFIED封装代码：DIE
封装形状：UNSPECIFIED封装形式：UNCASED CHIP
并行/串行：SERIAL峰值回流温度（摄氏度）：NOT SPECIFIED
认证状态：Not Qualified串行总线类型：I2C
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：2.7 V
标称供电电压 (Vsup)：3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：TIN LEAD端子形式：NO LEAD
端子位置：UPPER处于峰值回流温度下的最长时间：NOT SPECIFIED
最长写入周期时间 (tWC)：7 msBase Number Matches：1

AT88SC3216C 数据手册

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Table 3.  
AC Characteristics  
Applicable over recommended operating range from VCC = +2.7 to 5.5V, TAC = -40°C to +85°C, CL = 30pF  
(unless otherwise noted)  
Symbol  
fCLK  
Parameter  
Async Clock Frequency (VCC Range: +4.5 - 5.5V)  
Async Clock Frequency (VCC Range: +2.7 - 3.3V)  
Synch Clock Frequency  
Clock Duty cycle  
Min  
1
Max  
Units  
MHZ  
MHZ  
MHZ  
%
5
fCLK  
1
4
fCLK  
0
1
40  
60  
tR  
Rise Time - I/O, RST  
1
μS  
tF  
Fall Time - I/O, RST  
1
μS  
tR  
Rise Time - CLK  
9% x period  
9% x period  
35  
μS  
tF  
Fall Time - CLK  
μS  
tAA  
Clock Low to Data Out Valid  
Start Hold Time  
nS  
tHD.STA  
tSU.STA  
tHD.DAT  
tSU.DAT  
tSU.STO  
tDH  
200  
200  
10  
nS  
Start Set-up Time  
nS  
Data In Hold Time  
nS  
Data In Set-up Time  
100  
200  
20  
nS  
Stop Set-up Time  
nS  
Data Out Hold Time  
nS  
Write Cycle Time (at 25° C)  
tWR  
5
7
mS  
mS  
tWR  
Write Cycle Time (-40° to +85°C)  
4.  
Device Operation for Synchronous Protocols  
CLOCK and DATA TRANSITIONS: The SDA pin is normally pulled high with an external device. Data on the SDA pin  
may change only during SCL low time periods (see Figure 5 on page 8). Data changes  
during SCL high periods will indicate a start or stop condition as defined below.  
START CONDITION:  
STOP CONDITION:  
ACKNOWLEDGE:  
A high-to-low transition of SDA with SCL high is a start condition which must precede any  
other command (see Figure 6 on page 8).  
A low-to-high transition of SDA with SCL high is a stop condition. After a read sequence, the  
stop command will place the EEPROM in a standby power mode (see Figure 6 on page 8).  
All addresses and data words are serially transmitted to and from the EEPROM in 8-bit  
words. The EEPROM sends a zero to acknowledge that it has received each word. This  
happens during the ninth clock cycle.  
MEMORY RESET:  
After an interruption in protocol, power loss or system reset, any 2-wire part can be reset by  
following these steps:  
1. Clock up to 9 cycles.  
6
AT88SC3216C  
5014KS–SMEM–08/09  
1...3456789...21

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